• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1999년도 가을 학술발표논문집 Vol.26 No.2 (3)
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• pp.21-23
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• 1999

CPU에게 최상위 우선순위가 할당된 고정 우선순위 버스 프로토콜에서는 CPU와 DMA 컨트롤러의 버스 요구가 충돌할 경우 DMA 전송이 지연된다. 본 논문에서는 CPU와 다수의 DMA 컨트롤러가 시스템 버스를 공유하는 환경에서 DAM I/O 요구의 최악 응답시간을 분석하는 기법을 제안한다. 제안하는 최악 응답시간 분석 기법은 다음의 세단계로 구성되어 있다. 첫 번째 단계에서는 CPU 상에서 수행중인 각 CPU 태스크별로 최악 버스 요구 패턴을 구한다. 두 번째 단계에서는 이들 CPU 태스크의 최악 버스 요구 패턴을 모두 통합해 CPU 전체의 최악 버스 요구 패턴을 구한다. 최종 세 번째 단계에서는 CPU의 최악 버스 요구 패턴으로부터 DMA 컨트롤러의 버스 가용량을 구하고 DMA I/O 요구의 최악 응답시간을 산출한다. 모의 실험을 통해 제안하는 분석 기법일 일반적인 DMA전송량에 대해 20% 오차 범위 이내에서 안전한 응답시간을 산출함을 보였다.

• 정보과학회 논문지
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• 제42권11호
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• pp.1322-1331
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• 2015

vCPU(virtual CPU)는 하이퍼바이저 스케줄러에 의해서 실행 상태와 정지 상태를 반복하는 특징을 갖는다. 정지 상태인 vCPU에게 전달된 이벤트는 vCPU가 실행 상태가 될 때까지 처리되지 못하고 지연 된다. 이러한 이벤트 지연 현상은 I/O 지연 현상으로 나타난다. SMP(symmetric multiprocessing) 가상 머신은 다수의 vCPU를 이용하기 때문에 이벤트를 어느 vCPU에게 전달하는지에 따라 SMP 가상 머신의 이벤트 지연 시간이 달라 질 수 있다. SMP 가상 머신의 이벤트 지연 시간을 줄이기 위해서 본 논문에서는 각 vCPU의 동작 상태에 따라서 이벤트를 전달하는 새로운 기법인 이벤트 라우팅 기법을 제안한다. 제안한 이벤트 라우팅 기법을 Xen ARM 하이퍼바이저에 적용하였고 다양한 실험 환경에서 네트워크 RTT(round trip time)와 TCP 대역폭 측정을 통해 I/O 지연 시간 감소를 확인하였다. 기존 Xen ARM과 비교하여 네트워크 RTT는 최대 94% 감소하였고, TCP 대역폭은 최대 35% 증가하였다.

• 한국정보과학회논문지:시스템및이론
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• 제32권4호
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• pp.148-159
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• 2005

CPU의 수행과 병행하여 I/O가 수행되도록 DMA 방식을 채택한 실시간 시스템의 스케줄 가능성을 보장하기 위해서는 CPU 태스크 뿐만 아니라 I/O 요구의 스케줄 가능성도 반드시 검증되어야 한다. 본 논문에서는 CPU에게 최상위 우선순위가 할당된 고정우선순위 버스 프로토콜을 기반으로 CPU와 다수의 DMA 컨트롤러가 시스템 버스를 공유하는 환경에서 DMA I/O 요구의 최악 응답시간을 분석하는 기법을 제안한다. 제안하는 분석 기법의 첫 번째 단계에서는 CPU 상에서 수행 중인 각 CPU 태스크별로 최악 버스 요구 패턴을 구한다. 두 번째 단계에서는 이들 CPU 태스크의 최악 버스 요구 패턴을 모두 통 차해 CPU 전체의 최악 버스 요구 패턴을 구한다. 최종 세 번째 단계에서는 CPU의 최악 버스 요구 패턴으로부터 DMA 컨트롤러의 버스 가용량을 구하고 DMA I/O 요구의 최악 응답시간을 산출한다. 모의 실험을 통해 제안하는 분석 기법이 일반적인 DMA 전송량에 대해 $20\%$ 오차 범위 이내에서 안전한 응답시간을 산출하며, DMA 전송량이 증가할수록 오차가 점차 감소함을 보였다

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제7권9호
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• pp.219-226
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• 2018

조합에서 모든 경우의 수를 생성하는 체계적인 방법 중 하나는 조합 트리를 구성 하는 것이며 조합 트리를 구성하는 시간 복잡도는 O($2^n$)이다. 조합 트리는 그래프 동형 문제나 빈발 항목집합을 계산하는 초기 모델 등 다양한 목적으로 활용된다. 그러나 조합의 모든 경우의 수를 탐색해야 하는 알고리즘은 높은 시간 복잡도로 인해 현실적으로 활용되기 어렵다. 그럼에도 불구하고 데이터의 양이 방대해지고 이를 활용하기 위한 다양한 연구가 진행되면서 모든 경우의 수를 탐색해야만 하는 경우가 늘고 있다. 최근 GPU환경이 보급되고 쉽게 접할 수 있게 되면서 직렬 환경에서 높은 시간 복잡도를 가지는 알고리즘들을 병렬화 하여 시간을 줄이려는 다양한 시도가 이루어지고 있다. 조합에서 모든 경우의 수를 생성하는 방법은 순차적으로 진행되고 하부 작업의 크기가 편향되기 때문에 병렬 구현에 적합하지 않다. 병렬 알고리즘의 성능은 모든 스레드가 비슷한 크기의 작업을 가질 때 극대화될 수 있다. 본 논문에서는 모든 경우의 수를 구하는 문제를 병렬화하기 위하여 CPU와 GPU가 효율적으로 협업하기 위한 방법을 제안한다. 제안한 알고리즘의 성능을 검증하기 위하여 이론적인 측면에서 시간 복잡도를 분석하고, CPU와 GPU환경에서 다른 알고리즘과 본 연구에서 제안한 알고리즘의 실험 시간을 비교한다. 실험 결과 본 연구에서 제안한 CPU와 GPU의 협업 알고리즘은 이전 알고리즘에 비하여 CPU의 수행시간과 GPU의 수행시간의 균형을 유지하였고 아이템의 개수가 커질수록 괄목할 만한 시간 개선을 보였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2014년도 춘계학술발표대회
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• pp.31-32
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• 2014

다중의 명령어를 동시에 수행할 수 있는 멀티코어 시스템의 특성으로 하나의 시스템 내에서 태스크를 수행하면서 외부 이벤트의 발생에 의한 인터럽트를 동시에 처리할 수 있다. 각 태스크가 처리되어야 하는 시간에 제약성을 갖는 실시간 시스템에서는 스케줄러에 의해 CPU 코어에서의 수행이 제어되어야한다. 본 논문에서는 최적이라고 알려진 Pfair 멀티코어 스케줄러의 각 코어별 유휴시간을 정량적으로 평가함으로써 인터럽트 처리의 지연시간을 분석한다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2018년도 제58차 하계학술대회논문집 26권2호
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• pp.7-10
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• 2018

통합 메모리는 CPU 메모리와 GPU 메모리 간의 데이터 통신을 개발자에게 투명하게 내재적으로 수행하는 소프트웨어 런타임 환경으로 개발자에게 CPU 메모리와 GPU 메모리가 통합된 하나의 메모리로 보이게 해준다. 통합 메모리는 장점에도 불구하고 아직 널리 사용되지 못하고 있는데 그 이유는 내재적으로 수행되는 데이터 통신의 오버헤드가 큰 것으로 알려져 있기 때문이다. 하지만 이 데이터 통신이 구체적으로 어떻게 이루어지고 오버헤드는 어떻게 발생하는지 분석한 연구는 아직 존재하지 않는다. 우리는 NVIDIA 사의 최신 GPU 마이크로아키텍처 중 하나인 파스칼을 사용하는 GPU를 대상으로 하여, 통합 메모리를 사용할 시 데이터 통신이 이루어지는 조건과 GPU 응용의 수행시간에 데이터 통신이 끼치는 영향을 실험을 통해 분석한다. 실험 결과 통합 메모리의 오버헤드는 두 가지 원인 때문에 발생한다. 첫째, 통합 메모리를 사용하면 CPU 또는 GPU가 데이터에 접근할 때마다 이 데이터는 CPU 또는 GPU 메모리로 옮겨지고 옮겨진 데이터는 제거된다. 따라서 재사용할 데이터도 제거되어 추가적인 데이터 통신이 발생하고, 이 데이터 통신의 지연시간은 GPU 응용의 수행시간에 더해진다. 둘째, 통합 메모리를 사용하면 데이터 통신과 커널들이 서로 다른 스트림에 할당되어도 동시에 수행되지 못한다. 따라서 GPU 응용의 수행시간은 동시에 수행되던 데이터 통신과 커널의 수행시간만큼 증가한다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제36권4호
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• pp.253-260
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• 2009

컴퓨터 비전이나 패턴 인식 분야에서 이용되고 있는 많은 알고리즘들이 최근 빠른 수행시간을 위해 GPU에서 구현되고 있지만, GPU를 이용하여 알고리즘을 구현할 경우 크게 두 가지 문제점을 고려해야 한다. 첫째, 컴퓨터 그래픽스 분야의 지식이 필요한 쉐이딩(shading) 언어를 알아야 한다. 둘째, GPU를 효율적으로 활용하기 위해 CPU와 GPU간의 데이터 교환을 최소화해야 한다. 이를 위해 CPU는 GPU에서 처리할 수 있는 최대 용량의 데이터를 생성하여 GPU에 전송해야 하기 때문에 CPU에서 많은 처리시간을 소모하며, 이로 인해 CPU와 GPU 사이에 많은 오버헤드가 발생한다. 본 논문에서는 그래픽 하드웨어와 멀티코어(multi-core) CPU를 이용한 빠르고 효율적인 신경망 구현 방법을 제안한다. 기존 GPU의 첫 번째 문제점을 해결하기 위해 제안된 방법은 복잡한 쉐이팅 언어 대신 그래픽스적인 기본지식 없이도 GPU를 이용하여 응용프로그램 개발이 가능한 CUDA를 이용하였다. 두 번째 문제점을 해결하기 위해 멀티코어 CPU에서 공유 메모리 환경의 병렬화를 수행할 수 있는 OpenMP를 이용하였으며, 이의 처리시간을 줄여 CPU와 GPU 환경에서 오버 헤드를 최소화할 수 있다. 실험에서 제안된 CUDA와 OpenMP기반의 구현 방법을 신경망을 이용한 문자영역 검출 알고리즘에 적용하였으며, CPU에서의 수행시간과 비교하여 약 15배, GPU만을 이용한 수행시간과 비교하여 약 4배정도 빠른 수행시간을 보였다.

• 한국콘텐츠학회논문지
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• 제8권12호
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• pp.441-448
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• 2008

분자 도킹 실험은 일반적으로 계산 량이 매우 많아 슈퍼 컴퓨팅 파워를 요구하는 실험이다. 따라서 시간이 많이 소요되기 때문에 일반적으로 CPU가 탑재된 컴퓨터를 여러 대 묶어서 사용하는 분산 환경 혹은 그리드 환경에서 실험을 수행하고 있다. 이와 같은 실험 환경은 시간적, 공간적 제약성이 많아 일반적으로 과학자들이 접근하기가 어렵다. 그래서 근래에는 많은 CPU를 사용하기 보다는 월등히 성능이 높은 GPU를 병렬 화하여 과학 분야에 계산하는 연구가 매우 활발히 이루어지고 있는 추세이다. CUDA는 병렬 GPU 프로그래밍을 가능하게 하는 공개 기술이다. 본 논문에서는 이러한 CUDA 기술을 사용하여 분자 도킹 실험을 할 수 있는 시스템을 제안한다. 또한, 분자 도킹 실험에 있어서 중요한 에너지 최소화 계산을 병렬 화하는 알고리즘을 제안한다. 이와 같은 실험을 검증하기 위해 본 논문에서는 일반적인 CPU에서 분자 도킹 실험 시간과 본 논문에서 제안한 병렬 CPU 기반의 분자 도킹 시간을 비교 분석 하였다.

• 한국철도학회:학술대회논문집
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• 한국철도학회 2008년도 춘계학술대회 논문집
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• pp.1809-1815
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• 2008

본 연구는 병렬처리기법을 이용하여 지하역사 화재유동을 시뮬레이션 하였다. 화재해석 프로그램으로는 LES(Large Eddy Simulation)화재해석 프로그램 중 하나인 FDS(Fire Dynamics Simulation)를 사용하여 연구를 진행하였으며, 각 Node당 3.0Ghz_2set이 탑재된 6-node parallel Cluster장비를 사용하여 병렬계산을 수행하였다. 시뮬레이션 모델은 광주 금난로 4가 지하역사를 대상으로 하였으며, 총 시뮬레이션 시간은 600s로 하였다. 먼저 Single-CPU와 Multi-CPU를 이용한 병렬계산과의 결과 비교를 위하여 전체역사를 1-Mesh와 8-Mesh로 나누어 각각 Single-CPU계산과 Multi-CPU를 이용하여 계산결과를 비교분석 하였으며, Single-CPU에서 처리가 불가능한 격자수($15{\times}10^6$)를 가지고 승강장 중앙에서의 화재와 객차 내에서의 화재유동분석 하였다. 연구결과 Single-CPU 해석과 Multi-CPU를 이용한 병렬계산에 있어서, 해석결과의 차이는 거의 없는 것으로 나타났다. 또한 계산시간의 비교에서도 14개의 Mesh를 가지고 약 300만개의 격자를 사용한 경우에 있어서 2CPU(4core)와 7CPU(14core)의 계산시간은 1CPU에 비하여 각각, 2배, 5배의 차이를 보였다. 병렬처리기법의 도입으로 Single-CPU의 한계를 극복하여 보다 빠르고 정확한 결과값을 얻을 수 있을 것으로 기대된다. 향후 병렬처리기법연구에 있어서 계산효율성 증대를 위한 연구가 계속적으로 진행되어야 할 것이다.

• 자원리싸이클링
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• 제25권6호
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• pp.3-12
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• 2016

본 연구에서는 F-PGA 타입의 CPU 칩과 W-BGA 타입의 CPU 칩을 대상으로 금(Au)의 함량 및 분포 상태를 확인하였다. 그 결과 F-PGA 칩의 경우, 금의 80.8%가 칩 터미널(terminal)부분에, W-BGA 칩의 경우에는 베어다이(bare die)에 금이 89.8% 편재되어 있는 것을 확인하였다. 이와 같이 대부분의 금이 칩의 특정 부분에 존재하는 사실로부터 CPU 칩의 해체장치를 고안하게 되었다. CPU 칩 해체실험의 조작변수는 롤러 회전속도, IR 히터의 가열 온도, 가열 시간으로 하였다. F-PGA 칩의 경우에는 가열 온도 $300^{\circ}C$, 가열 시간 90초 조건, 그리고 W-BGA 칩의 경우에는 롤러속도 90 rpm, 가열온도 $300^{\circ}C$, 가열 시간 180초 조건에서 칩 터미널과 베어다이를 각각 완전하게 분리/회수할 수 있었다.