• 전기전자학회논문지
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• 제13권1호
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• pp.41-48
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• 2009

본 논문은 고성능 이미지 센서인 CCD 시스템에서 전체 시스템의 성능을 좌우하는 아날로그 프론트 엔드(analog-front end, AFE)를 영상신호처리 유닛과 함께 SoC로써 구현한 설계에 관한 것이다. 데이터의 전송속도가 빨라짐에 따라 데이터 샘플링의 불확실성을 낮추었으며, $0{\sim}36\;dB$의 높은 이득을 가지는 지수함수적인 가변 이득단의 대역폭을 구현하기 위한 구조 및 증폭기의 정밀도를 높이기 위한 기생 커패시턴스에 둔감한 커패시터 배열을 개발하였다. 또한, 블랙-레벨 상쇄를 위한 아날로그 및 디지털 영역에서의 이중 블랙 레벨 상쇄를 효과적으로 구현하였다. 제안된 구조를 $0.35-{\mu}m$ CMOS 공정으로 구현하였으며, 10-bit 해상도의 전체 CCD 카메라 시스템에 적용하여 그 동작을 검증하였다. 제안한 AFE는 3.3 V 공급전압 및 15 MHz의 데이터 전송속도에서 80 mA를 소모하였다.

• 전기전자학회논문지
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• 제14권1호
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• pp.8-16
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• 2010

본 논문에서는 CCD 이미지 처리를 위한 최대 15MS/s의 속도의 중저속 아날로그-프론트 엔드(analog-front end, AFE)에서 사용될 수 있는 연속근사 ADC(Successive Approximation ADC, SA-ADC)의 설계를 제안한다. 파이프라인 ADC와 달리 SA-ADC는 동작주파수의 변화에 따른 전력소모의 스케일링(scaling) 효과가 크므로 저속에서 중속에 이르는 넓은 범위의 가변 데이터 처리 속도의 응용에 매우 효과적이다. 제안하는 설계는 입력 신호의 샘플링 동작을 내부 DAC(sub-DAC)로부터 따로 분리한 후, 커패시터 커플링을 통해 차동 결합함으로써 신호경로에 이르는 부하를 크게 줄이는 "차동 커패시터 커플링 기법"의 도입, 연속근사의 기법적 측면에서 signed 구조를 활용하여 데이터 변환주기 이전에 홀드된 입력신호로부터 미리 MSB(sign bit)를 결정함으로써 1사이클의 변환주기를 절약하고 내부 DAC의 하드웨어를 1비트 줄이는 구조와 같은 특징을 갖고 있다. 본 설계는 3.3V $0.35{\mu}m$ CMOS 공정으로써 설계하고 Spectre 시뮬레이션을 이용하여 그 특성을 분석함으로써 CCD 아날로그 프론트-엔드에 적용될 수 있음을 입증하였다.