• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.113-116
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• 2002

This paper describes a design of 8192-Point pipelined FFT/IFFT processor (PFFTSk) core for DVB-T and DMT-based VBSL modems. A novel two-step convergent block floating -point (75_CBFP) scaling method is proposed to improve the signal- to-quantization-noise ratio (SeNR) of FFT/IFFT results. Our approach reduces about 80% of memory when compared with conventional CBFP methods. The PFFTSk core, which is designed in VHDL and synthesized using 0.25-${\mu}{\textrm}{m}$ CMOS library, has about 76,300 gates, 390k bits RAM, and Twiddle factor ROM of 39k bits. Simulation results show that it can safely operate up to 50-MHz clock frequency at 2.5-V supply, resulting that a 8192-point FFT/IFFT can be computed every 164-$mutextrm{s}$. The SQNR of about 60-dB is achieved.

• 한국통신학회논문지
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• 제27권10C호
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• pp.963-972
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• 2002

DMT 기반의 VDSL 모뎀, OFDM 방식의 DVB 모뎀 등 다중 반송파 변조 시스템에서 핵심 블록으로 사용되는 8192점 FFT/IFFT 프로세서를 설계하였다. 새로운 2단계 수렴 블록 부동점 (two-step convergent block floating-point; TS_CBFP) 스케일링 방법을 제안하여 설계에 적용하였으며, 이를 통해 FFT/IFFT 출력의 신호 대 양자화 잡음 비 (signal-to-quantization-noise ratio; SQNR)가 크게 향상되도록 하였다. 제안된 TS_CBFP 스케일링 방법은 별도의 버퍼 메모리를 사용하지 않아 기존의 방법에 비해 메모리를 약 80% 정도 감소시키며, 따라서 칩 면적과 전력소모를 크게 줄일 수 있다. 입력 10-비트, 내부 데이터와 회전인자 14-비트, 그리고 출력 16-비트로 설계된 8192점 FFT/IFFT 코어는 약 60-㏈의 SQNR 성능을 갖는다. 0.25-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과. 약 76,300 게이트와 390K 비트의 RAM, 그리고 39K 비트의 ROM으로 구현되었다. 시뮬레이션 결과, 50-MHzⓐ2.5-V로 안전하게 동작할 것으로 평가되었으며, 8192점 FFT/IFFT 연산에 약 164-$\mu\textrm{s}$가 소요될 것으로 예상된다. 설계된 코어는 Xilinx FPGA에 구현하여 정상 동작함을 확인하였다.

• 한국통신학회논문지
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• 제31권3A호
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• pp.368-376
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• 2006

본 논문은 OFDM 변복조 모뎀 설계에 핵심 IP로 사용될 수 있는 파라메터화된 FFT/IFFT 코어 생성기 FCore_GenSim(Parameterized FFT Core Generation & Simulation Program)에 대해 기술한다. Fcore_GenSim은 FFT 코어의 Verilog-HDL 모델을 생성하는 parameterized 코어 생성기(PFFT_CoreGen)와 생성된 코어의 연산 정밀도를 분석해주는 fixed-point 시뮬레이터(FXP_FFTSim)로 구성된다. PFFT_CoreGen은 FFT 길이(64점 ~2048점 범위)와 입력/출력/중간결과/격자계수의 word-length(8-b~24-b 범위, 2-b 단위)를 지정하면, 지정된 사양을 갖는 FFT 코어의 Verilog-HDL 모델을 생성하며, 총 43,659 종류의 코어를 생성할 수 있다. 또한, 사용자의 필요에 따라 CBFP(Convergent Block Floating Point) 스케일링의 적용 여부를 지정할 수 있다. 생성되는 코어의 내부 구조는 FFT 길이에 따라 radix-2, radix-2/4, radix-2/4/8 알고리듬의 혼합구조가 적용되도록 하였으며, 또한 CBFP 스케일링의 적용 여부에 따라서도 R2SDF 단일구조 또는 R2SDF/R2SDC 복합구조가 적용되도록 함으로써 생성되는 코어의 회로 복잡도와 성능이 최적화되도록 하였다.

• 대한전자공학회논문지SD
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• 제42권11호
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• pp.33-40
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• 2005

본 논문에서는 지상파 DMB 단말기 모뎀의 핵심 기능블록으로 사용되는 FFT/IFFT 코어(FFT256/2k)를 설계하였다. 설계된 코어는 Eureka-147 전송 규격에 명시된 4가지 전송모드를 지원할 수 있도록 256/512/1204/2048점 FFT/IFFT를 선택적으로 수행하도록 설계되었다. R2SDF와 R2SDC 구조를 혼합하여 적용함으로써 메모리 용량을 최소화 하였으며, R2SDC 단일 구조로 구현한 경우에 비해 메모리 크기를 약 $62\%$ 감소시켰다. 또한 TS_CBFP(Two Step Convergent Block Floating Point)를 사용하여 SQNR를 향상시켰으며, 50MHz(a)2.5-V로 동작하는 경우 2048점 FFT/IFFT 연산에 $41-\;{\mu}s$가 소요되었다 Verilog-HDL로 설계된 코어는 $0.25-\;{\mu}m$ CMOS Cell 라이브러리로 합성한 결과 약 68,400개의 게이트와 58,130 비트의 메모리로 구현되었으며, switching activity를 산출하여 전력소모를 측정한 결과 2048점 FFT의 경우 113-mW의 전력을 소모하는 것으로 추정되었다. 설계된 코어를 FPGA에 구현하여 동작시킨 결과 정상 동작을 검증하였으며, 전체 평균 50-dB 이상의 SQNR 성능을 보였다.

• 대한전자공학회논문지SD
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• 제39권5호
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• pp.65-73
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• 2002

본 논문에서는 순차적 입력 데이터 처리방식을 이용하여 2048 point FFT/IFFT를 단일 칩으로 구현하는 방법을 제안하고 검증하였다. 순차적으로 입력되는 2028개의 복소 데이터를 처리하기 위해서는 입력 데이터를 저장하는 버퍼가 필요하고 이 입력 버퍼로는 DRAM 회로를 이용한 지연 변환기 (delay commutator)를 사용하여 전체 칩 면적을 35% 이상 줄일 수 있었다. 전체 FFT/IFFT는 16 point FFT를 기본 블록으로 사용하며, radix-4 구조를 가지는 다섯 단계와 radix-2 구조를 가지는 하나의 단계로 이루어져 있다. 각 단계마다 연산을 수행하면서 증가되는 결과 S/N 비를 유지하면서 비트 라운딩을 하기 위해 convergent block floating point (CBFP) 알고리즘을 적용하여 digital audio broadcasting(DAB)을 위한 단일 칩 설계에 기여하였다.

• 한국정보통신학회논문지
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• 제8권2호
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• pp.430-439
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• 2004

OFDM 방식의 DVB-T 수신기에서 다수 반송파의 변ㆍ복조를 수행하는 8192점/2048점 FFT/IFFT 프로세서 (CFFT8k2k)를 설계하였다. 8192점 FFT와 같이 변환 크기가 큰 경우에는 매우 큰 용량의 메모리가 필요하므로, 메모리 효율적인 설계가 중요하다. 본 논문에서는 R4SDC (Radix-4 Single-path Delay Commutator)와 R4SDF (Radix-4 Single-path Delay Feedback)를 혼합한 Hybrid 구조를 적용함으로써 R4SDC 단일 구조에 비해 약 20%의 메모리를 줄였으며, 2단계 수렴 블록 부동점 스케일링 기법을 적용함으로써 기존의 CBFP 방식에비해 약 24%의 메모리를 감소시켰다. 이와 같은 메모리 효율적인 설계를 통해, 기존 방식의 약 57%의 메모리만으로 구현되었으며, 칩 면적과 전력소모가 크게 감소되었다. CFFT8k2k 코어는 Verilog-HDL로 설계되었으며, 102,000여 개의 게이트, 292k 비트의 RAM, 그리고 39k 비트의 ROM으로 구현되었다. $0.25-{\um}m$ CMOS라이브러리로 합성된 게이트 레벨 netlst와 SDF를 이용한 타이밍 시뮬레이션 결과, 2.5-V 전원전압에서 50-MHz로 안전하게 동작함을 확인하였으며, 8192점 FFT/IFFT 연산에 164-${\mu}\textrm{s}$가 소요되어 DVB-T 사양을 만족하는 것으로 평가되었다. 설계된 CFFT8k2k 코어는 FPGA로 구현하여 정상 동작함을 확인하였으며, 8192점 FFT의 평균 SQNR은 약 60-㏈로 분석되었다.