• 정보교육학회논문지
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• 제22권1호
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• pp.53-60
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• 2018

본 연구는 블록 코딩을 선행 학습한 학생들에게 적용할 수 있는 Python 교육 프로그램의 개발에 관한 것이다. 우선 초중등학교 교육과정과 EPL 교재의 분석을 통해 블록코딩 학습자의 수준을 분석하고 블록 코딩에서 사용된 개념을 중심으로 Python 문법을 추출하여 교육과정을 구성한 뒤 PBL 수업에 맞는 Python 교육 프로그램을 총 16차시로 개발하였다. Python 교육프로그램의 적절성을 검증하기 위해 2차의 전문가의 타당도 검사를 하였다. 검사 결과, 1차 타당도 24문항에서 CVR값 .78 점 이상으로 나타나 일부 수정, 보완하였다. 2차 검사에서는 21개 문항은 타당성을 확보하였고 CVR 최소값인 .99 이하인 3개 문항의 내용에 대해 수정하여 교육 프로그램을 완성하였다. 개발된 교육 프로그램이 스크립트코딩을 학습하기 위한 기초 자료로 유용하게 활용되길 기대한다.

• 정보교육학회논문지
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• 제20권3호
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• pp.293-302
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• 2016

최근 SW 교육의 관심이 증대되고 프로그래밍 교육이 대학 학부교육의 주요한 부분으로 인식되고 있다. 특히 프로그래밍 입문 도구로서 블록 기반 프로그래밍 도구가 널리 사용되고 있으며 프로그래밍 입문자에게 기존 프로그래밍 언어와 비교하여 매우 다양한 장점들을 제공하고 있다. 한편 블록기반 프로그래밍 도구로 작성된 코드가 스크립트 언어일 경우 스크립트의 품질과 수준을 정교하게 측정하기 위해서는 상당한 노력을 기울어야 한다. 따라서 블록기반 프로그래밍 코드의 품질측정과 관련된 대부분의 연구는 단순히 프로그래밍 개념과 연관된 블록의 사용개수를 정량화하여 스크립트의 수준을 평가하고 있다. 그 결과 기존연구의 기법으로는 취약수준을 측정하거나 스크립트에 명시되지 않는 프로그래밍 개념에 대한 평가가 어렵다. 본 연구는 블록기반 프로그래밍 스크립트의 품질측정 및 취약수준 분석이 가능한 프레임워크를 제안한다. 프레임워크에서는 블록기반 프로그래밍 언어들이 내포한 다양한 프로그래밍 개념을 구조화한 평가 매트릭스를 구축하고 동 지표를 기반으로 스크립트의 품질 측정과 항목별 취약점 개선에 따른 수준향상 모델을 제안함으로써 개인별 수준진단 및 향후 개선 가능한 목표수준을 예측할 수 있도록 하였다.

• 한국통신학회논문지
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• 제18권5호
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• pp.619-633
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• 1993

본(本) 논문(論文)에서는 고(高) 수준(水準) 논리(論理) 합성(合成)을 위한 새로운 고급(高級) 하드웨어 기술언어(記述言語)인 ASPHODEL(Algorithm Synthesis Pascal Hardware for Optimal Design and Efficient Language)과 알고리듬 컴파일러를 제안(提案)한다. ASPHODEL은 VLSI의 최상위(最上位) 설계(設計) 레벨인 알고리듬 레벨에서 하드웨어 특성(特性)을 효율적으로 표현(表現)할 수 있다. VLSI 복잡도(複雜度)를 효율적(效率的)으로 처리(處理)하기 위해 입출력(入出力) 포트와 계층적(階層的) 처리기들로 하드웨어를 모델화하고, 기술(記述)의 효율성을 위해 프로그래밍 언어인 Pascal의 구문(構文)을 기본(基本)으로 채택(採擇)하여 고급(高級)하드웨어 기술언어(技術言語)로서 고(高) 수준(水準) 논리(論理) 합성(合成) 시스템에 이용(利用)될 수 있도록 하였다. 알고리듬 컴파일러는 ASPHODEL 기술(記述)을 입력(入力)으로 하여 어휘(語彙) 분석(分析)과 구문(構文) 분석(分析)을 거쳐 중간(中間) 레벨의 설계(設計) 표현(表現)으로 변환(變換)한다. 제안(提案)된 ASPHODEL과 알고리듬 컴파일러에 실제(實際) 설계(設計) 예를 적용(適用), 설명(說明)함으로써 그 효용성(效用性)을 보인다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1157-1160
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• 1998

This paper describes the design of a block data flow architecture(BDFA) which implements 2-D discrete wavelet transform(DWT)/inverse discrete wavelet transform(IDWT) for real time image processing applications. The BDFA uses 2-D product separable filters for DWT/IDWT. It consists of an input module, a processor array, and an output module. It use both data partitioning and algorithm partitioning to achieve high efficiency and high throughput. The 2-D DWT/IDWT algorithm for 256$\times$256 lenna image has been simulated using IDL(Interactive Data Language). The 2-D array structured BDFA for the 2-D filter has been modeled and simulated using VHDL.

• International journal of advanced smart convergence
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• 제5권2호
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• pp.8-17
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• 2016

Scratch-based programming has come to be known as an effective programming tool because of its graphic instruction modules, which are designed to be assembled like the famous LEGO building blocks. These building block-like structures allow users to more easily program applications without using other more difficult programming languages such as C or Java, which are text-based. Therefore, it poses a good opportunity for application in educational settings, especially in primary schools. This paper presents an effective approach to developing an educational robot for use in elementary schools. Furthermore, we present the method for scratch programming based on the external modules need for the implementation of robot motion. Lastly, we design a systematic curriculum, titled "Play with a Robot," and propose guidelines to using the educational programming language Scratch.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
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• pp.1787-1790
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• 2003

In this paper. we proposed a hardware(H/W) structure which can compress the video and embed the watermark in real time operation and implemented it into a FPGA platform using VHDL(VHSIC Hardware Description Language). All the image processing element to process both compression and reconstruction in a FPGA were considered each of them was mapped into H/W with the efficient structure for FPGA. The global operations of the designed H/W consists of the image compression with the watermarking and the reconstruction, and the watermarking operation is concurrently operated with the image compression. The implemented H/W used the 59％(12943) LAB(Logic Array Block) and 9％(28352) ESB(Embedded System Block) in the APEX20KC EP20K600CB652-7 FPGA chip of ALTERA, and stably operated in the 70㎒ clock frequency over. So we verified the real time operation, 60 fields/sec(30 frames/sec).

• 대한전자공학회논문지
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• 제25권2호
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• pp.102-108
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• 1988

In this paper, a channel routing algorithm which considers cycle problem is proposed. The requirements of routing is given by pin numbers which imply interconnections between a upper block and lower block of the channel. Output is represented by interconnections among equipotential pins. When input is given, the algorithm constructs a channel representation graph and makes weight of each net. And then it checks cycle and finidhes the routing. If the cycle is detected, it finds path with maze routing. This algorithm have coded in C language on IBM-PC /AT. If cycle is not detected, the results are near optimal values. If it is detected, routing is possible as well.

• 한국소성가공학회:학술대회논문집
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• 한국소성가공학회 1998년도 제2회 박판성형심포지엄 논문집 박판성형기술의 현재와 미래
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• pp.47-56
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• 1998

Designing Trim die block is a complicated and time-consuming process heavily resting on the experience of the designer. To reduce design time and human errors, a knowledge base is used to automated the design process. In this paper, a framework of the Rule-based CAD System is presented for trim die block design consisting of a rule-base, design process control module and geometric modeler (CATIA). The rule-base includes design rules and know-how of design specialist. CATIA is used as the overall CAD environment and rule-base and design control modules are developed by C++ language with an interface to CATIA. Using the rule-base, the designer can explore alternating designs fast by changing design parameters and the part-list is automatically created which avoids miscommunication.

• 융합보안논문지
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• 제16권7호
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• pp.85-91
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• 2016

블록암호는 암호시스템 중에서 두드러지면서 중요한 부분이며, 최소의 구조를 갖는 것에 관한 연구는 암호학 연구에서 주요한 주제 중의 하나이다. 최소의 구조에 관해 관심을 갖던 Even과 Mansour는 1990년대 초반에 Even-Mansour 스킴이라고 불리는 일종의 블록암호를 제안하였다. Even-Mansour 스킴은 하나의 치환과 두 개의 비밀키를 가지는 매우 간단한 암호이다. 이러한 Even-Mansour 스킴과 그의 안전성 분석에 관한 많은 연구들이 이루어져 왔다. 우리는 Even-Mansour 스킴을 설명하고 이 스킴의 공격방법에 대해 수학적인 언어를 이용하여 단순화한다. 추가적으로, 우리는 이산로그를 공격할 때 사용하는 Pollard rho 공격과 동일한 계산량으로 Pollard rho 공격을 Even-Mansour 스킴의 공격에 적용할 수 있음을 보인다.

• 대한전자공학회논문지
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• 제26권2호
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• pp.147-154
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• 1989

Custom VLSI 칩의 설계에 있어서 임의의 폭과 높이를 갖는 직사각형 마크로 블럭을 효과적으로 배치하는 것은 칩의 면적과 신호 지연시간을 줄이기 위하여 매우 중요하다. 이 논문에서는 시뮬레이티드 어닐링을 사용하여 마크로 블럭을 전체적으로 최적 배치하기 위한 방법과, 시뮬레이티드 어닐링 과정이 끝난 후에 남아있는 직사각형 블럭들 사이의 중첩을 제거하는 효율적인 알고리듬을 제안하였다. 최소한의 배선영역을 확보하기 위해 각 블럭을 4방향으로 확장한 후에, 확장된 블럭들을 최대한 밀집되도록 배치하였다. 이 방법을 MV10000/UNIX 컴퓨터에서 C언어로 프로그램 하였으며 50개와 160개의 블럭으로 구성된 회로에 적용한 결과 좋은 배치를 얻을 수 있었다. 또한 최종 배치에 큰영향을 주는 파라미터에 대한 조사를 하였다.