• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1169-1172
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• 1998

We designed an ALU(Airthmetic Logic Unit) with BIST(Built-In Self Test), which is suitable for 32-bit DSP RISC processors. We minimized the area of this ALU by allowing different operations to share several hardware blocks. Moreover, we applied DFT(Design for Testability) to ALU and offered Bist(Built-In Self-Test) function. BIST is composed of pattern generation and response analysis. We used the reseeding method and testability design for the high fault coverage. These techniques reduce the test length. Chip's reliability is improved by testing and the cost of testing system can be reduced.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.66-69
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• 1998

The synchronous stream cipher has the advantage that one bit error in the ciphertext only affects the corresponding bit in the plaintext, but it requires the perfect synchronization between encryptor and decryptor. For synchronization, a periodic resynchronization has been used in many applications. In this paper, we propose the periodic resynchronization scheme for radio secure communication and evaluate the performances according to the period of sync pattern and session key under radio channel environment having 10-2~ 10-6 BER.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2008년도 제34회 동계학술대회 초록집
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• pp.90-90
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• 2008

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.405-414
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• 2016

IC-implementations provide high performance for solving the high computational cost of pattern matching but have relative low flexibility for satisfying different applications. In this paper, we report an associative memory architecture for k nearest neighbor (KNN) search, which is one of the most basic algorithms in pattern matching. The designed architecture features reconfigurable vector-component parallelism enabled by programmable switching circuits between vector components, and a dedicated majority vote circuit. In addition, the main time-consuming part of KNN is solved by a clock mapping concept based weighted frequency dividers that drastically reduce the in principle exponential increase of the worst-case search-clock number with the bit width of vector components to only a linear increase. A test chip in 180 nm CMOS technology, which has 32 rows, 8 parallel 8-bit vector-components in each row, consumes altogether in peak 61.4 mW and only 11.9 mW for nearest squared Euclidean distance search (at 45.58 MHz and 1.8 V).

• Progress in Superconductivity
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• 제6권1호
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• pp.7-12
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• 2004

Due to the very fast switching speed of Josephson junctions, superconductive digital circuit has been a very good candidate fur future electronic devices. High-speed and Low-power microprocessor can be developed with Josephson junctions. As a part of an effort to develop superconductive microprocessor, we have designed an RSFQ 4-bit ALU (Arithmetic Logic Unit) in a pipelined structure. To make the circuit work faster, we used a forward clocking scheme. This required a careful design of timing between clock and data pulses in ALU. The RSFQ 1-bit block of ALU used in this work consisted of three DC current driven SFQ switches and a half-adder. We successfully tested the half adder cell at clock frequency up to 20 GHz. The switches were commutating output ports of the half adder to produce AND, OR, XOR, or ADD functions. For a high-speed test, we attached switches at the input ports to control the high-speed input data by low-frequency pattern generators. The output in this measurement was an eye-diagram. Using this setup, 1-bit block of ALU was successfully tested up to 40 GHz. An RSFQ 4-bit ALU was fabricated and tested. The circuit worked at 5 GHz. The circuit size of the 4-bit ALU was 3 mm ${\times}$ 1.5 mm, fitting in a 5 mm ${\times}$ 5 mm chip.

• 대한전기학회논문지:시스템및제어부문D
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• 제53권11호
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• pp.768-775
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• 2004

The SSA technique in the digital circuit test is required to be repeated the input pattern stream to n bits output nodes n times in case of using a multiplexor. Because the method adopting a parallel/serial bit convertor to remove this inefficiency has disadvantage of requiring the test time n times for a pattern, the test strategy is required, which can enhance the test productivity by reducing the test time based on simplified fault detection mechanism. Accordingly, this paper proposes a test strategy which enhances the test productivity and efficiency by appling PAS (Parallel Signature Analysis) technique to those after analyzing the structure and characteristics of the digital devices including TTL and CMOS family ICs as well as ROM and RAM. The PSA technique identifies the faults by comparing the reminder from good device with reminder from the tested device. At this time, the reminder is obtained by enforcing the data stream obtained from output pins of the tested device on the LFSR(Linear Feedback Shift Resister) representing the characteristic equation. Also, the method to obtain the optimal signature analyzer is explained by furnishing the short bit input streams to the long bit input streams to the LFSR having 8, 12, 16, 20bit input/output pins and by analyzing the occurring probability of error which is impossible to detect. Finally, the effectiveness of the proposed test strategy is verified by simulating the stuck at 1 errors or stuck at 0 errors for several devices on typical 8051 digital board.

• 대한전자공학회논문지TC
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• 제37권3호
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• pp.9-17
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• 2000

본 논문에서는 Quadrature Detector를 이용하여 4FSK 신호 변복조 시스템에 대한 전반적인 분석 및 시뮬레이터를 구현하였다. 구현 기준은 무선 호출시스템 표준인 FLEX 규격을 따랐으며 이에 따라 Pre-modulation 필터 및 데이터 프레임을 구성하였다. 심볼동기 알고리즘은 128bit 구간동안의 프리앰블 패턴을 이용하여 심볼동기를 획득할 수 있는 효율적인 개루프 방식을 제안하였으며, 다양한 UW 검출 방식 중 최적 UW 검출방식인 비주기자기상관 우수코드에 의한 32bit의 최적 UW 패턴을 제안하였다. 아울러 Quadrature Detector의 BER 특성을 AWGN 환경에서 뿐만 아니라 페이딩환경에서 BCH Coding과 Interleaving을 적용해 부호이득을 분석하였다

• 한국ITS학회 논문지
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• 제11권2호
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• pp.1-9
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• 2012

본 연구에서는 버스정보시스템 구축시 비용이 많이 소요되는 BIT 설치 정류장 조사를 적은 비용으로 간단히 수행하는 방법을 제안하였다. 도시부와 지방부를 연결하는 버스 노선의 경우 어떤 정류장에서 버스에 승차한 이용자가 용무를 마친 후에 같은 노선의 버스로 돌아오는 왕복통행을 하는 경우가 많다고 판단된다. 즉, 임의의 정류장에 하차한 사람은 이전에 길 건너편 정류장에서 승차했던 사람이라고 가정할 수 있다. 본 연구에서는 조사자가 버스에 승차하여 각 정류장에서 승차인원과 하차인원을 모두 조사하여 얻어지는 수치를 이용하여 버스정류장별 BIT 이용지수를 만들었다. 방법의 적용은 제주특별자치도의 서일주도로를 대상으로 이루어졌다. 제주특별자치도는 차량보급율이 높은 지역으로 설문조사에서 46%가 통학에 이용한다고 대답하였다. 제주시외버스터미널에서 서귀포시외버스터미널을 서쪽으로 연결하는 일주도로 80 km 구간으로 상하행 204개 버스 정류장이 운영되고 있다. 제주 도심과 서귀포 도심을 연결하지만 일주도로상에는 모두 지방부 지역으로 왕복통행 패턴이 확연한 노선이다. 조사는 제주시에서 조사자가 탑승하여 서귀포시에 갔다가 다시 제주시로 돌아오는 편도 4회(왕복 2회) 이루어졌다. 조사자는 버스에 탑승하여 승차와 하차 인원을 각각 기록하였다. 조사하여 얻어진 수치를 이용하여 버스정류장별 BIT 이용지수를 만들어 설치 우선순위를 결정하였다. 본 연구가 제안한 방법은 지역적 통행 특성에 근거한 조사 방법으로 항상 적용이 가능하다는 것은 아니다. 하지만, 통행 특성이 전제된다면 적은 비용으로 효율적인 결과를 얻었을 수 있다고 판단된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.266-266
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• 2010

Ion beam sputtering(IBS)을 이용한 pattern 형성은 대상 물질의 제한이 적고 물리적 변수의 조절에 의해 쉽게 nano 구조의 형태와 크기를 조절할 수 있다는 점에서 관심을 받아오고 있다. 하지만 IBS를 이용한 pattern 형성이 어려운 물질들도 있어 다양한 기판에서의 nano pattern 형성에 관련된 많은 연구가 보고되고 있다. 본 연구발표에서는 유용한 반도체인 Si 표면에서의 IBS를 이용한 nano 구조 형성이 가능함과 그 과정에 대해 말하고자 한다. Ru을 100nm 두께로 증착시킨 Si(100)을 sputter 했을 때, Ru 표면에 잘 order된 nano pattern이 형성되었다. Sputter 시간이 증가하면서 pattern은 유지된 채 Ru이 깎여 나가다가 pattern의 가장 낮은 부분부터 Si기판이 드러나게 된다. 이 때 노출된 Si은 sputtering에 의해 깎여나가고 아직 Ru이 덮여있는 부분의 Si은 그대로 유지되어, Ru이 모두 sputter 되면서 보여지는 Si의 pattern은 Ru의 그것과 동일한 형태를 띄게 된다. 그 결과, Ru의 pattern이 Si으로 transfer되었음을 AFM과 SAM을 통해 확인할 수 있었다. 또한 IBS를 이용해 pattern 형성이 힘든 metallic glass에도 같은 방식으로 Ru을 쌓아 sputter 해봄으로써 pattern transfer를 확인해 볼 계획이다. 이러한 pattern transfer는 sputtering을 통한 pattern 형성이 어려웠던 다른 물질들에 그 가능성이 있음을 보여주고 있어 sputtering의 응용 폭이 넓어질 것을 기대한다.

• 대한전자공학회논문지
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• 제22권2호
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• pp.36-43
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• 1985

NMOS IC layout에서 직사각형 도형의 갯수에 비례하는 검사시간을 소모하는 설제규칙 검사의 알고리즘의 제안되고 그것에 의한 program이 개발 되었다. 일반적인 설계규칙 검사 algorithm의 시간소모는 0(nlogn) 혹은 0(n**1 . 2)에 비례하는데 반하여 (n은 직사각형 도형의 갯수) 이 논문에서는 pattern의 DF(direct format) data와 bit-map plane을 연관 지음으로써 0(n)에 비례하는 시간소모를 달성 할 수 있었다.