• 한국항해항만학회지
• /
• 제27권2호
• /
• pp.209-215
• /
• 2003

본 논문은 IMT-2000 기지국용 15 Watt Feedforward 선형전력증폭기(Linear Power Amplifier; LPA)의 구현을 위한 에러증폭기를 설계 및 제작하여, 그 성능을 평가하였다. 에러증폭기는 상호 변조 왜곡 신호(Intermodulation Distortion: IMD)만을 검출하기 위한 빼기회로, RF 신호의 세기 및 위상을 제어하기 위한 가변 감쇠기, 가변 위상변환기, 그리고 신호의 증폭을 위한 저전력증폭기, 대전력증폭기로 구성되었다. 이들 구성요소는 RO4350 기판 위에 구현되어, 틴 도금한 알루미늄 기구물 안에 바이어스 회로와 함께 집적하였다. 제작시 RF 회로부의 바이어스 회로에 전원을 공급하기 위하여 내벽에 관통형 커패시터를 삽입하여 DC 전원에 의한 스퓨리어스 성분이 제거되도록 하였다. 제작된 에러증폭기는 45 dB 이상의 이득, $\pm$ 0.66 dB의 이득평탄도, -15 dB 이하의 입력반사 손실 특성을 나타내었다. 또한 성능을 평가하기 위해 Feedforward 방식의 LPA에 적용한 결과 주증폭기의 IM3 성분이 34 dBc에서 61 dBc,개선되었다. 이때 오차루프의 상쇄지수는 약 27 dB, 최종 출력 전력은 15 W로 나타났다.

• 전기전자학회논문지
• /
• 제7권2호
• /
• pp.236-244
• /
• 2003

본 논문에서는 기존에 값비싼 BiCMOS 공정으로 주로 구현되던 이동통신 단말기용 RF단 및 IF단 회로들을 CMOS 회로로 설계하고, 최종적으로 PCS 대역 송신용 CMOS RF/IF 단일 칩을 설계하였다. 설계된 회로는 IF PLL 주파수합성기, IF Mixer, VGA등을 포함하는 IF 단과, SSB RF Mixer 블록과 구동 증폭기를 포함하는 RF 단으로 구성되며, 디지털 베이스밴드와 전력증폭기 사이에 필요한 모든 신호처리를 수행한다. 설계된 IF PLL 주파수합성기는 100kHz의 옵셋 주파수에서 -114dBc/Hz의 위상잡음 특성을 보이며, lock time은 $300{\mu}s$보다 작고, 3V 전원에서 약 5.3mA의 전류를 소모한다. IF Mixer 블록은 3.6dB의 변환이득과 -11.3dBm의 OIP3 특성을 보이며, 3V 전원에서 약 5.3mA의 전류를 소모한다. VGA는 모든 이득 설정시 3dB 주파수가 250MHz 보다 크며, 약 10mA의 전류를 소모한다. 설계된 RF단 회로는 14.93dB의 이득, 6.97dBm의 OIP3, 35dBc의 image 억압, 31dBc의 carrier 억압 등의 특성을 보이며, 약 63.4mA의 전류를 소모한다. 설계된 회로는 현재 $0.35{\mu}m$ CMOS 공정으로 IC 제작 중에 있다. 전체 칩의 면적은 $1.6㎜{\times}3.5㎜$이고 전류소모는 84mA이다.

• 우주기술과 응용
• /
• 제1권1호
• /
• pp.33-40
• /
• 2021

본 논문에서는 총 무게 42 kg 이내의 요구사항을 토대로 차세대소형위성 2호 영상 레이다 시스템을 개발한 결과를 보고한다. 차세대소형위성 2호는 소형급 인공위성으로, 탑재체의 무게 비중이 전체 무게 대비 약 40% 정도를 차지하도록 설계하였다. 영상 레이다 시스템은 안테나, RF송수신기, 기저대역 신호처리기, 전력부 등으로 구성되며, 이 중에서 특히 무게 비중이 큰 부품은 영상 레이다의 핵심인 안테나이다. 안테나 설계시 이득, 효율 등을 고려한 다양한 선택이 가능하지만, 차세대소형위성 2호 사업에서 요구하는 무게, 전력 및 해상도 등을 반영하여 Micro-strip Patch Array 안테나를 채택하여 설계하였다. 차세대소형위성 2호의 임무 요구 조건에 부합하도록 안테나의 주파수는 9.65 GHz, 이득은 42.7 dBi 그리고 반사손실은 -15 dB로 규정하여 개발하였으며, 차량에 탑재한 현장시험을 통하여 요구 성능의 충족 여부를 검증하였다.

• 대한전자공학회논문지SD
• /
• 제46권9호
• /
• pp.58-67
• /
• 2009

본 논문에서는 높은 대역폭과 넓은 동적 영역을 갖는 DVB-S2를 위한 새로운 디지털 이득 제어 시스템을 제안하였다. DVB-S2 시스템의 PAPR은 매우 크며, 요구되는 정착 시간은 매우 작기 때문에 일반적인 폐-루프 아날로그 이득 제어 방식은 사용할 수 없다. 정확한 이득 제어와 기저 대역 모뎀과의 직접적인 인터페이스를 위해서 디지털 이득 제어가 필요하다. 또한 아날로그 이득 제어 방식에 비해 정착 시간과 공정, 전압, 온도 값의 변화에 둔감한 이점을 갖는다. 본 논문에서는 세밀한 해상도와 넓은 이득 영역을 갖기 위해서 AGC 시스템 및 구성회로를 제안하였다. 이 시스템은 높은 대역폭의 디지털 VGA와 넓은 파워 범위를 가진 RMS 검출기, 저 전력의 SAR 타입 ADC, 그리고 디지털 이득 제어기로 구성되어 있다. 파워 소모와 칩면적을 줄이기 위해 한 개의 SAR 타입 ADC를 사용했으며, ADC 입력은 4개의 파워 검출기를 사용하여 시간 축 상에서 인터리빙 방식으로 구현하였다. 모의실험 및 측정 결과는 제안하는 AGC 시스템의 이득 에러가 $10{\mu}s$ 내에서, 0.25 dB보다 낮은 것을 보여주고 있다. 전체 칩은 $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였다. 제안된 IF AGC 시스템의 측정 결과는 0.25 dB의 해상도와 80 dB의 이득 범위, 8 nV/$\sqrt{Hz}$의 입력 기준 잡음, $IIP_3$는 5 dBm, 전력 소모는 60 mW임을 보여주고 있다. 파워검출기는 100 MHz 입력에서 35 dB의 동적 영역을 갖는다.