• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.1288-1291
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• 2002

In this paper, we present a design of mpeg-4 video codec chip to reduce the power consumption using frame level clock gating and motion estimation skip scheme. It performs 30 grames/s of codec (encoding and decoding) mode with quarter-common intermediate format(QCIF) at 27MHz. A novel low-power techniques were implemented in architectural level, which is 35% of the power dissipation for a conventional CMOS design. This chip performs MPEG-4 Simple Profile Level 2(Simple@L2) and H.263 base mode. Its contains 388,885 gates, 662k bits memory, and the chip size was 9.7 mm x 9.7 mm which was fabricated using 0.35 micron 3-layers metal CMOS technology.

• 한국통신학회논문지
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• 제31권10C호
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• pp.1000-1010
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• 2006

본 논문은 DCT(Discrete Cosine Transform) 기반의 움직임 예측 및 보상을 위한 새로운 연산 아키텍처를 제안한다. 기존 방식들의 경우 연산 시간의 단축을 위하여 2차원 DCT 계수의 희소성을 충분히 활용하지 못하고 있다. 본 논문에서는 DCT 영역에서의 효율적인 움직임 예측을 위한 재귀 방정식을 유도하고, 이를 바탕으로 PE로 구성된 WAP를 개발한다. 또한, 재귀 방정식을 이용하여, 움직임 예측된 영상이 저주파 성분부터 고주파 성분까지 다양한 주파수 대역을 갖는 것이 가능함을 보인다. WAP는 아키텍처의 수정 없이 로그형 탐색이나 3단계 탐색과 같은 다양한 움직임 예측 알고리즘들을 수행할 수 있으며, 이러한 특성들은 비디오 부호화와 복호화에 필요한 전력 소모를 줄이기 위하여 이용될 수 있다. 본 논문에서 제안한 WAP 아키텍처는 계산의 복잡도와 연산 시간을 효과적으로 감소시키며, SAD기준을 이용한 DCT 영역에서의 움직임 예측 및 보상 방식은 SAD 또는 SSD 기준을 이용한 공간 영역에서의 움직임 예측 및 보상 방식보다 높은 PSNR과 압축률을 제공함을 보여준다.