최근 플래시 메모리 및 SSD가 노트북이나 PC의 저장장치로 사용되는 것뿐 아니라, 기업용 서버의 차세대 저장장치로 주목 받고 있다. 대용량의 데이터를 처리하는 데이터베이스에서는 삽입, 삭제, 검색을 빠르게 하기 위해 다양한 색인 기법을 사용하는데 그 중B-트리 구조가 대표적인 기법이다. 하지만 플래시 메모리 상에서는 하드디스크와 달리 덮어쓰기(overwrite) 연산을 수행하기 위해서는 먼저 해당 블록(block)에 대하여 플래시 메모리의 연산 중 가장 비용이 많이 요구되는 삭제(erase) 연산을 수행 해야만 한다. 이러한 문제점을 극복하기 위해 플래시 메모리 사이에 위치하는 플래시 변환 계층(Flash memory Translation Layer)을 사용한다. 이 플래시 변환 계층은 수정한 데이터를 동일한 논리 주소에 덮어쓰기를 하더라도 실제로 임의의 다른 물리 주소에 저장하도록 하여 이 문제를 해결할 수 있다. NAND 플래시 메모리를 배열 형태로 포함하고 있는 SSD는 한 개 이상의 플래시 메모리 패키지를 병렬로 접근할 수 있다. 이러한 병렬 접근 방식을 사용하여 쓰기 연산 성능을 향상하기 위해서는 연속한 논리 주소에 쓰기 연산을 요청하는 것이 유리하다. 하지만 B-트리는 구성 노드에 대한 삽입 삭제 연산 시에 대부분 연속되지 않은 논리 주소 공간에 대한 갱신 연산이 일어나게 된다. 따라서 SSD의 병렬 접근 방식을 최대한 활용할 수 없게 된다. 본 논문에서는 수정한 노드를 연속한 논리 주소에 쓰도록 하는 AS B-트리 구조를 제안하여 SSD의 병렬 접근 방식을 최대한 활용할 수 있도록 하였다. 구현 및 실험한 결과 AS B-트리에서의 삽입 시간이 B-트리보다 21% 개선된 것을 확인하였다.
최근 NAND 플래시 메모리는 빠른 접근속도, 저 전력 소모, 높은 내구성, 작은 부피, 가벼운 무게 등으로 차세대 대용량 저장 매체로 각광 받고 있다. 그러나 이런 플래시 메모리는 데이타를 기록하기 전에 기존의 데이타 영역이 지워져 있어야 한다는 제약이 있으며, 비대칭적인 읽기, 쓰기, 삭제 연산의 처리속도 각 블록당 최대 소거 횟수 제한과 같은 특징들을 지닌다. 위와 같은 단점을 극복하고 NAND플래시 메모리를 효율적으로 사용하기 위하여. 다양한 플래시 전환 계층 제안되어 왔다. 기러나 기존의 플래시 전환 계층들은 Hot data라 불리는 빈번히 접근되는 데이타에 의해서 잦은 겹쳐쓰기 요구가 발생되며, 이는 급격한 성능 저하를 가져 온다. 본 논문에서는 Hot data 검출기를 이용하여, 매우 적은 양의 데이타인 Hot data를 검출한 후, 검출된 Hot data는 섹터사상 기법을 적용시키고, 나머지 데이타인 Cold data는 로그 기반 블록 사상 기법을 적용시키는 적응형 플래시 전환 계층(AFTL)을 제안한다. AFTL은 불필요한 삭제, 쓰기, 읽기 연산을 최소화시켰으며, 기존의 플래시 전환 계층과의 비교 측정을 통하여 성능의 우수성을 보인다.
집적회로, 무선 통신, 그리고 마이크로 컴퓨팅 등의 기술 발전에 힘입어, 유비쿼터스 컴퓨팅 환경을 실현하고 차세대 IT 산업을 이끌 새로운 기술로서 센서 네트워크 기술이 점차 주목 받고 있으며 많은 연구가 활발히 수행되고 있다. 향후 센서 네트워크는 이를 구성하는 각각의 센서 노드들, 그리고 더 나아가 센서 네트워크 자체도 지속적으로 생성되거나 소멸되면서 기존의 네트워크와 상호 통신하고 주위환경에 맞추어 변화하며 동적으로 진화해 나갈 전망이다. 따라서 서로 다른 주소 체계를 사용하고 있는 센서 네트워크와 기존 네트워크간의 상호 연동이 요구된다. 본 논문은 센서 네트워크와 인터넷과의 상호 통신을 위한 주소 연동 방안을 제안한다. 제안된 연동 방안은 응용 계층 게이트웨이 기법과 IP 오버레이 네트워크 기법을 갖추면서 Zigbee 기반 센서 네트워크의 주소 체계와 인터넷의 주소체계인 IP 기반 인터넷 주소 체계가 서로 통신할 수 있도록 주소를 배정시켜주는 방안이며, 실험을 통해 제안된 연동 방안을 검증한다.
This ppaer suggests a congestion control scheme for CL(ConnectionLess) overlay network using the feedback loops getween CL werver, between CL servers, and the header translation table of CL server. The CL overlay network for CBDS(Connectionless Broadband Data Service) defined by ITU0T(International Telecommunication Union-Telecommunication) consists of CL servers which route frames and links which connect between CL user and CL server or between CL servers. In this CL overlay network, two kinds of congestions, link congestion and CL server congestion, may occur. We suggest a scheme that can solve the congestion using ABR(Available Bit Rate) feedback control loop, the traffic control mechanism. This scheme is the link-by-link method suing the ABR feedback control loops between CL user and CL server or between CL servers, and the header translation table of CL server. As CL servers are always endpoints of ABR connections, the congestion staturs of the CL server can be informed to the traffic sources using RM(Resource Management) cell of the ABR feedback loops. Also CL server knows the trafffic sources making congestion by inspecting the source address field of CLNAP-PDUs(ConnectionLess Network Access Protocol - Protocol Data Units). Therefore this scheme can be implemeted easily using only both ABR feedback control loop of ATM layer and the congestion state table using the header translation table of CL server because it does not require separate feedback links for congestion control of CL servers.
IPv6는 IPv4 기반의 인터넷의 주소고갈과 새로운 부가 기능 등의 필요성 때문에 IETF에서 IPv4를 대체하기 위해 채택 된 프로토콜이다. 하지만 IPv4를 어느 한순간에 IPv6로 대체하는 것은 불가능하기 때문에 기존 IPv4와의 호환 및 연동을 위한 여러 메커니즘이 연구되었다. 그 중 NAT-PT(Network Address Translation-Protocol Translation)는 IPv4/IPv6 헤더 변환기술을 적용한 대표적인 변환 메커니즘이며, IP 패킷을 통과하는 망의 IP버전에 맞게 변환 시켜서 전송하는 방식이다. 그러나 모든 패킷들이 하나의 NAT-PT 노드로 집중되므로 병목현상이 발생하며, 이로 인해 성능저하가 발생한다. 본 논문은 NAT-PT 병목현상을 줄이기 위한 방안으로 DNS-ALG 기반된 서버를 이용하여 다중 NAT-PT를 사용한 방법을 제안한다.
IPv6 초기 도입단계에서는 IPv4와 IPv6 (Internet protocol version 6)의 혼용이 예상됨에 따라 초기 IPv6 네트워크는 기존 IPv4와의 연동 및 호환을 위해 트랜지션 (transition) 메커니즘과 상호공존 (coexistence mechanism) 메커니즘을 필요로 한다. 이를 위해 다양한 트랜지션 메커니즘들이 제안되고 있는데 크게 터널링 (tunneling)과 변환 (translation) 방식으로 구분할 수 있다. 본 논문은 이러한 메커니즘 중에서 터널링을 이용한 DSTM (dual stack transition mechanism)을 분석한 후 제안된 DSTM의 각 연결별 임시 IPv4 주소할당에 대한 비합리적인 문제점을 개선한 모델을 제시하였다. 본 논문예서 제안한 모델은 기존의 NAT (network address translation) 방식과 유사하게 단일 IPv4 주소와 포트 넘버를 이용하여 각 연결을 식별할 수 있도록 한다. 그리고 DSTM 시스템 구현을 위한 효율적인 알고리즘 설계를 통해 IPv4 패킷을 IPv6 패킷으로 캡슐화 (encapsulation)하여 전송할 수 있는 인터페이스를 구현하여 결과를 분석하였다.
본 논문에서는 고성능 PC 클러스터 시스템을 위한 사용자 수준 인터페이스인 Virtual Interface Architecture(VIA)를 기가비트 이더넷을 기반으로 하여 하드웨어로 구현하였다. 기가비트 이더넷 상의 하드웨어 VIA (HVIA-GE)는 PCI 33MHz/32bit 버스 기반으로 하고, 물리적인 네트워크로는 고성능 클러스터 시스템 구축을 위해 기가비트 이더넷을 채용하였으며, FPGA를 사용하여 VIA 프로토콜 엔진을 구현하였다. 주소변환 및 Doorbell 메커니즘을 커널의 간섭 없이 하드웨어로 처리하도록 하였으며, 특히 효율적인 주소변환을 위해 ATT를 HVIA-GE 카드상의 SDRAM에 저장하고 VIA 프로토콜 엔진에서 직접 처리하도록 개발하였다. 이러한 구현의 결과로 송수신시에 발생하는 통신 오버헤드를 대폭 줄이게 되었으며, 최소 11.9${\mu}\textrm{s}$의 지연 시간, 최대 93.7MB/s의 대역폭을 얻을 수 있었다 HVIA-GE는 최소 지연시간에 있어서 기가비트 이더넷 상에서 VIA의 소프트웨어 구현 방식인 M-VIA에 비해 약 4.8배, 기가비트 이더넷상에서의 TCP/IP에 비해 약 9.9배 빠른 결과를 나타내었다. 또한, 최대 대역폭에 있어서는 M-VIA에 비해 약 50.4%, TCP/IP에 비해 약 65%의 성능향상을 가져왔다.
본 논문에서는 대규모 다중처리기 시스템에서 다중쓰레드를 지원하는 기법에 관하여 다룬다. 분산공유메로리에서의 주소번역표 관리, 블록 일관성 유지 방법, 그리고 블록 대치 정책에 대하여 쓰레드 프로그래밍 환경에 적합한 새로운 기법을 제안한다. 이 기법은 분산공유메모리에서 일반적으로 발생하는 문제점들인 거짓 공유, 불필요한 중복, 블록 바운싱, 그리고 주소 엘리어싱 등을 효율적으로 해결한다. 그리고 응용프 로그램의 투명성을 제공하고, 시스템의 확장과 구현 용이하도록 해주며, 다중쓰레드 환경을 사용자에서 제공한다.
현재 인터넷에서 사용하고 있는 네트워크 계층 프로토콜은 IP 버전 4 인데, 이러한 주소 부족 문제를 해결하고자 IP 주소 필드의 길이가 대폭 확장되는 IPv6 라는 새로운 인터넷 프로토콜을 개발하게 된다(5). 그러나 이러한 신 표준안을 인터넷에 실제로 적용하고 운영하기에는 많은 어려운 문제들이 남아있어 그 대안으로 NAT(Network Address Translation)[1]가 등장하게 된다. 그러나 이러한 NAT 기능은 외부 망으로부터의 접촉이 불가능하다는 특성을 가지고 있다. 이러한 특성은 보안 유지측면에서는 장점으로 작용하나, 소규모 기업이나 사무실이 웹(Web) 서버(Server) 나 메일(mail) 서버등을 두고 싶어하는 경우에는 외부에서의 접근이 허용되어야 하므로 단점이 된다. 본 연구에서는 이러한 단점을 파악하기 위하여 NAT 테이블(table) 에 수정을 가함으로써 사설망내부의 특정 서버에 접근할 수 있는 확장된 개념의 NAT를 제안하고자 한다. 아울러 이러한 NAT 기능을 이용하여 구성된 사설망 간의 연결기능을 제공할 수 있는 방법을 제안함으로써 기존의 가상 사설망(VPN : Virtual Private Network) 외 일부 기능도 수용할 수 있도록 하였다.
본 논문은 공유 및 분산 메모리 구조를 가진 병렬 컴퓨터의 프로그래밍 환경을 지원하기 위하여 ParaC 언어를 설계하고 구현한 내용을 기술한다. ParaC 언어는 확장성 높은 병렬 컴퓨터의 시스템 자원을 사용자가 효과적으로 이용할 수 있도록 설계되었다. 이것은 C 언어에 공유 메모리 환경을 위한 병렬 구문과 동기화 구문, 그리고 분산 메모리 환경을 위한 원격 태스크 구문을 추가함으로써 이루어졌다. 언어의 구현을 위하여 C 언어로의 번역 방법을 기술하였으며, 이 방법을 사용한 번역기와 확장 구문을 위한 실행시간 라이브러리를 구현하였다.
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[게시일 2004년 10월 1일]
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