• Title/Summary/Keyword: 회로

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A Comparative Study of Induction Heating Inverter By Using Normalized Resister Parameter (표준화 된 부하 저항을 이용한 유도 가열용 Inverter 비교 연구)

  • Roh, S.C.;Kim, G.H.;Shin, D.M.
    • Proceedings of the KIEE Conference
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    • 1998.07f
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    • pp.1908-1910
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    • 1998
  • 지금 까지 유도 가열용 인버터의 여러 가지 회로 방식이 소개 되었다. 그러나, 회로 방식을 선정 하는데 있어서 설계자의 취향, 또는 종래의 회로을 채택으로 인하여, 각기 다른 출력, 스위치 소자의 정격 전압, 전류, 및 수동 소자의 정격 전압, 전류을 만족하는 회로 선정이 될 수 있는 수식적 모델링, 비교 실험이 부족 하였다.

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A New Learning Scheme for Implementation of FNNs (FNNs 구현을 위한 새로운 학습 방안)

  • 최명렬;조화현
    • Proceedings of the Korean Institute of Intelligent Systems Conference
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    • 2000.05a
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    • pp.118-121
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    • 2000
  • 본 논문에서는 FNNs(feedforwad neural networks)구현을 위한 새로운 학습 방안을 제안하였다. 제안된 방식은 온 칩 학습이 가능하도록 FNNs와 학습회로 사이에 스위칭 회로를 추가하여 단일패턴과 다중패턴 학습이 가능하도록 구현하였다. 학습 회로는 MEBP(modified error back-propagation) 학습 규칙을 적용하였고 간단한 비선형 시냅스 회로를 이용하여 구현하였다. 제안된 방식은 표준 CMOS 공정으로 구현되었고, MOSIS AMI $1.5\mu\textrm{m}$공정 HSPICE 파라메터를 이용하여 그 동작을 검증하였다. 제안된 학습방안 및 비선형 회로는 향후 학습 기능을 가진 대규모의 FNNs 구현에 매우 적합하리라 예상된다.

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A Modular Design of a FNNs with Learning (학습기능을 내장한 신경회로망 모듈 칩 설계)

  • 최명렬;조화현
    • Proceedings of the Korean Institute of Intelligent Systems Conference
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    • 2000.05a
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    • pp.17-20
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    • 2000
  • 본 논문에서는 간단한 비선형 시냅스 회로를 이용하여 온 칩 학습기능을 포함한 모듈 칩을 구현하였다. 학습 회로는 MEBP(modified error back-propagation) 학습 규칙을 적용하여 구현하였으며, 제안된 회로는 표준 CMOS 공정으로 구현되었고, MOSIS AMI $1.5\mu\textrm{m}$공정 HSPICE 파라메터를 이용하여 그 동작을 검증하였다. 구현된 모듈 칩은 온 칩 학습기능을 가진 확장 가능한 신경회로망 칩으로 대규모의 FNNs(feedforwad neural networks) 구현에 매우 적합하리라 예상된다.

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Automatic synthesis of gate-level timed circuits (게이트 레벨 동기 회로의 자동 합성에 관한 연구)

  • 김현기;신원철;안종복;이천희
    • Proceedings of the Korea Society for Simulation Conference
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    • 1997.04a
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    • pp.36-38
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    • 1997
  • 본 논문은 gate-level timed circuits의 자동 합성과 검증에 대한 것으로, 동기 회 로는 디자인을 최적화하기 위해 합성 절차가 사용된 동안 설계서에 명시된 시간 정보에 속 한 비동기 회로의 일부로서 이 시스템은 열거된 일반적인 회로 작용과 시간의 요구 조건에 대해 설계를 해석한다. 이 설계는 영향을 미치는 상태 공간을 구하기 위해 정확하고 효과적 인 시간 해석 알고리즘을 사용해 해석할 수 있는 그래픽 표현으로 자동적으로 변환된다. 이 상태공간으로부터 합성 절차는 standard-cells과 gate-arrays와 같은 반 주문형 반도체로 매핑을 용이하게 하기 위해 기본 게이트만을 사용해 어려움을 해결하는 시간에 대한 회로 유도된다.

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Computational circuits using neural optimization concept (신경회로망의 최적화 개념을 이용한 연산회로)

  • 강민제;고성택
    • Journal of the Korea Institute of Information and Communication Engineering
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    • v.2 no.1
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    • pp.157-163
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    • 1998
  • A neural network structure able to perform the operations of analogue and binary addition is proposed. The network employs Hopfield' model of a neuron with the connection elements specified on the basis of an analysis of the energy function. Simulation using NMOS neurons has shown convergence predominantly to the correct global minima.

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LED Driver Circuit using Distributed Power Conversion (분산형 전력변환을 이용한 LED 구동 회로)

  • Kim, Sang-Eon;Roh, Chung-Wook
    • Proceedings of the KIPE Conference
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    • 2012.07a
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    • pp.333-334
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    • 2012
  • 본 논문은 LED 구동회로에서 DC/DC 컨버터회로를 분산하여 저발열, 부피저감이 가능한 새로운 구조의 LED 구동회로를 제안한다. 제안된 회로의 특징은 기존 벅컨버터에서 발열이 높고 부피가 큰 부품들을 제거하여 발열을 낮추고 부피를 줄이는 효과가 있다. 또한 전력을 분산시킴으로써 기존회로보다 소자의 전압, 전류스트레스가 감소한다. 제안한 회로를 검증하기 위해 이론적 분석결과를 통해 타당성을 검토하였고 전장용 LED 구동회로에 적용하여 실험을 통해 우수성을 검증하였다.

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Computer Aided Synthesis for Pulse Mode Sequential Circuits (컴퓨터에 의한 펄스형 순차회로의 설계)

  • Hwang, Hui-Yung;Jo, Dong-Seop;Kim, Byeong-Cheol
    • Proceedings of the KIEE Conference
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    • 1983.07a
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    • pp.234-236
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    • 1983
  • 본 논문은 펄스형 순차회로(pulse mode sequential circuit)를 설계하는데 필요한 여러가지 복잡한 단계의 간소화를 목적으로 한, 컴퓨터를 이용한 회로 설계법을 제안하고자 한다. 여기서 제안된 방법에 의하면 여러 종류의 플립-플롭 (flip-flop)에 대한 회로의 설계를 반복 시행하고, 또 다출력 함수 최소화(multiple output function minimization) 방법을 적용함으로 해서 거의 적소에 가까운 비용으로 원하는 회로를 설계할 수 있다. 제안된 회로 설계법의 프로그램은 포트란(FORTRAN)으로 작성되었으며, 이에 의한 실에의 예와 그 결과를 종래 방법에 의한 것과 비교, 분석했다.

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제6회 산란계 경제능력 검정 성적 발표 (1971.4.1~1972.8.15 : 500일간)

  • 사단법인 한국가금협회
    • KOREAN POULTRY JOURNAL
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    • v.4 no.10 s.36
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    • pp.34-46
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    • 1972
  • 1. 육추율 육성율 성계생존율 육추율 99.7$\%$는 1회 98.5$\%$, 2회 99.2$\%$, 3회 99.8$\%$, 4회 98.3$\%$ 5회 98.7$\%$와 근사하다. 육성율 평균 87.1$\%$는 1회 97.5$\%$, 2회 97.2$\%$, 3회 96.6$\%$, 4회 97.9$\%$에 비하여 10$\%$정도 낮으며 5회 89.7$\%$보다도 2.6$\%$ 낮은데 이는 근년 많이 발생하는 마렉병 및 백혈병이 주원인이며,(7회 검정계 부터 마렉병 예방접종)현 김포검정사 신축이 장마로 인하여 지연되므로서 더욱 임시육추사에서의 육성기간에 스트레스를 받았기 때문이며 성계생존율은 평균 75.3$\%$이며, 1회 80.3$\%$, 2회 84.8$\%$, 3회 71.8$\%$, 4회 87.3$\%$, 5회 71.4$\%$ 이었다. 이를 폐사원인별로 보면 세균성 질환으로 인한 폐사가 전체폐사수의 8.9$\%$ 병독(마렉병 및 백혈병)이 61.5$\%$원충 0.7$\%$ 대사장애 9.2$\%$ 생식기장애 3.4$\%$ 내장파열(간파열 탈항등) 5.7$\%$ 곰팡이 1.1$\%$ 기타(복막염 장염등) 9.5$\%$로 마렉병 및 백혈병이 주인이며 이를 검정각회별로 보면 1.2회 32.3$\%$, 3회 43.3$\%$, 4회 41.3$\%$, 5회 56.2$\%$, 6회 61.5$\%$로 매년 증가하고 있다. 2. 성성숙일령 전체평균 155.9일로 가장 빠른 구는 4구의 144일이고 가장 늦은 구는 23구의 166일이며 1일 189.2일, 2회 181.2일 보다 30일 정도 빨라진 것은 1.2회 검정은 산란율 50$\%$ 연2일 산란한 전일로 계산하였으며 3회 검정부터는 산란율 50$\%$에 달한 일령으로 계산하였기 때문이다. 3. 산란율 산란지수 산란율 평균 64.6$\%$이고 최상위구는 77.1$\%$, 최하위구는 52.8$\%$이며 유색품종 평균산란율은 58.4$\%$ 백색품종은 66.6$\%$이며 성성숙일령이 빨라짐에 따라 전체산란율은 약간 떨어지고 있다. 산란지수-평균은 189.7개로 200개 이상 산란한 상위군이 모두 성계생존율이 높은 구임을 알 수 있다. 4. 사료요구율 전체평균 2.8로 1회 3.54, 2회 3.1., 3회 3.98 4회 2.87, 5회 2.83으로 점차 개선되어 가고 있으며 유색품종의 사료요구율 평균은 3.3이었다. 5. 난평균중량 평균 58.4g로 최상위구는 60.8g, 최하위구는 56.6g 이며 국산계의 평균난중은 57.9g 외국제 평균난중 58.6g이었다. 6. 체중 평균체중은 300일령 2,117.g, 500일령 2,207이며 유색품종은 300일령 2.6160g, 500일령 2.656.7g이었다. 7. 사료 섭취량 사료섭취량 평균은 1일수당 육추기 33.6g, 육성기 68.5g, 산란기 109.9g이었다. 8 경제성 총수입은 2,539,799 으로 전체수입의 85.3$\%$가 계란수입이고, 폐계 수입은 14.7$\%$이다. 지출은 총계 1,854.517원으로 전체 지출의 92.5$\%$가 사료비, 7.5$\%$가 초생추대이었다. 9. 후기 마렉병 백신이 71년 중반기부터 수입되므로써 마렉병 예방접종을 하지 못하므로서 전체 폐사 수의 61.5$\%$를 차지하는 많은 피해를 보았다.

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High-Performance Multiplier Using Modified m-GDI(: modified Gate-Diffusion Input) Compressor (m-GDI 압축 회로를 이용한 고성능 곱셈기)

  • Si-Eun Lee;Jeong-Beom Kim
    • The Journal of the Korea institute of electronic communication sciences
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    • v.18 no.2
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    • pp.285-290
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    • 2023
  • Compressors are widely used in high-speed electronic systems and are used to reduce the number of operands in multiplier. The proposed compressor is constructed based on the m-GDI(: modified gate diffusion input) to reduce the propagation delay time. This paper is compared the performance of compressors by applying 4-2, 5-2 and 6-2 m-GDI compressors to the multiplier, respectively. As a simulation results, compared to the 8-bit Dadda multiplier using the 4-2 and 6-2 compressor, the multiplier using the 5-2 compressor is reduced propagation delay time 13.99% and 16.26%, respectively. Also, the multiplier using the 5-2 compressor is reduced PDP(: Power Delay Product) 4.99%, 28.95% compared to 4-2 and 6-2 compressor, respectively. However, the multiplier using the 5-2 compression circuit is increased power consumption by 10.46% compared to the multiplier using the 4-2 compression circuit. In conclusion, the 8-bit Dadda multiplier using the 5-2 compressor is superior to the multipliers using the 4-2 and 6-2 compressors. The proposed circuit is implemented using TSMC 65nm CMOS process and its feasibility is verified through SPECTRE simulation.

Design Method for Asynchronous Circuit (비동기식 회로 설계 기술)

  • Oh, M.H.;Kim, Y.W.;Shin, C.H.;Kim, S.N.
    • Electronics and Telecommunications Trends
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    • v.24 no.6
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    • pp.110-120
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    • 2009
  • 비동기식 회로는 전역 클록이 없이 모듈끼리의 핸드셰이크 프로토콜에 의해 데이터를 동기화하고, 전송하는 회로로 전역 클록에 기반한 동기식 회로에 비해 전역 클록으로 인한 문제점들, 예를 들면, 타이밍 종결 문제, 전력 소모 문제, 다중 클록 도메인 설계 문제 등에서 이점을 갖는다. 최근에는 이 두 가지 회로의 장점을 모아 서로 다른 클록에 기반한 비교적 작은 규모의 동기식 모듈을 기반으로 모듈끼리의 데이터 전송을 비동기식으로 수행하는 GALS 구조도 많이 연구되고 있다. 본 고에서는 이러한 비동기식 회로를 위한 설계 방식을 설명하기 위해 먼저, 비동기식 회로의 특성과 설계 동향, 설계 방식에 영향을 미치는 핸드셰이크 프로토콜 및 지연 모델을 소개한다. 그리고, 크게 세가지의 설계 방식을 간단한 예제를 통해 설명한다.