모델 체킹은 시스템이 올바르게 동작하는 지를 자동으로 검증해주는 기법이다. 지금까지 모델 체킹은 방법의 특성상 상태폭발문제 때문에 작은 규모의 상태공간을 갖는 하드웨어나 프로토콜 검증에 주로 사용되어져 왔다. 그러나 최근에는 상태폭발문제를 다루기 위한 연구와 술어추상화 등과 같은 추상화기술의 발달로, 다를 수 있는 상태공간의 크기가 증가하고 정리증명기의 성능이 향상됨에 따라 소프트웨어 자체의 논리적 오류를 검증하려는 움직임이 활발하다. 일반적으로 소프트웨어 검증을 위해 추상화-모델 체킹-추상화 개선의 3단계 프로세스를 사용하는데 주로 C프로그램에 대해서만 이루어져 왔다. 우리는 이 프로세스를 자바프로그램에 적용하고 자동으로 자바프로그램을 이진프로그램으로 변환하는 술어추상화 모듈을 개발하였다. 이 모듈은 우리가 개발한 자바 모델 체커의 front-end부분이다. 본 논문에서는 자바프로그램에 대한 주요 추상화 알고리즘을 보이고 특정 자바프로그램의 안전성과 궁극성을 검증한다.
본 논문에서는 무선 센서 노드에 사용 가능한 저가형 플래시 메모리를 위한 하드웨어 추상화 구조(Hardware Abstraction Architecture: HAA)를 제안한다. 제안된 HAA는 3개 의 계층으로 이루어져 있으며, 세 개의 계층은 HIL(Hardware Interlace Layer), HAL(Hardware Adaption Layer), HPL(Hardware Presentation Layer)로 구성된다. 여기서 HIL은 상위 계층의 어플리케이션에 대해 플랫폼 독립적인 인터페이스를 제공하고, HAL은 하드웨어 추상계층에서 가장 핵심적인 부분으로서 하드웨어 자원 제어, 상태관리,논리적 명령어를 생성하며, HPL은 하드웨어 초기화 및 플래시 메모리와의 통신 부분을 담당한다. 제안된 HAA는 무선 센서노드에 가장 많이 사용되고 있는 Atmel사의 AT45DB 계열의 플래시 메모리에 적용되었으며, 4,384 바이트의 프로그램 메모리와 195 바이트의 데이터 메모리를 사용한다. 따라서 본 논문에서 제안된 HAA 구조는 3계층으로 설계되었기 때문에 소프트왜어 개발 측면에서 높은 유연성, 확장성, 재사용성을 제공하며, 낮은 메모리를 시용하기 때문에 무선 센서 노드용으로 적합하다 할 수 있다.
본 논문에서는 자율 비행 무인 헬리콥터를 위한 코바 기반의 계층화 구조를 제안한다. 제안된 소프트웨어 구조에서는 데이터의 추상화 및 기능에 따라 하드웨어 계층, 실행 계층, 논리적 추상화 계층 및 서비스 에이전트 계층으로 구성하고 각 계층의 역할을 정의한다. 또한, 코바를 이용하여 상위의 추상화된 계층을 객체화시킴으로써, 소프트웨어의 재사용성과 유연성을 높일 수 있는 구조에 대해서 서술한다.
기존의 센서노드 운영체제들은 응용프로그램에 대한 센서추상화를 지원하지 못한다. 따라서 응용이 센서를 위한 하드웨어, 디바이스 드라이버 등을 직접 개발해야 하는 부담을 갖는다. 본 논문에서는 센서추상화를 지원하는 운영체제 구조를 제시한다. 제안된 운영체제는 추상화된 센서 HW 인터페이스 기반의 HAL을 제공하고 센서 접근을 위한 추상화된 API를 제공한다. 센서제작자는 HAL을 이용하여 센서디바이스 드라이버를 작성한다. 응용프로그래머는 센서 API를 이용하여 응용을 작성한다. 이러한 개발방식은 응용프로그래머의 부담을 크게 줄여서 USN 응용 개발을 활성화할 수 있다. 본 논문에서는 첫째로, 센서장착을 용이하게 하는 표준화된 센서 HW 인터페이스를 정의하였다. 둘째로, 센서를 추상화한 센서접근 API를 제공하였다. 셋째로, 센서 디바이스 드라이버를 작성할 때 활용될 HAL 라이브러리를 정의하였다. 예제 응용 프로그램을 작성하여 본 논문에서 제안한 센서노드 운영체제가 센서 추상화를 성공적으로 지원하는 것을 보였다.
내장형 시스템의 일종인 네트워크 스위치는 소프트웨어의 하드웨어 의존성 때문에 그 개발에 어려움이 있다. 첫째, 하드웨어와 소프트웨어의 개발이 순차적으로 밖에 이루어지지 못하므로 개발 시간이 현저히 지연되며, 둘째. 하드웨어에 따라 소프트웨어가 이식되어야 하므로 개발 노력이 낭비된다. 특히 네트워크 스위치의 소프트웨어는 하드웨어에 의존적일 뿐 아니라, 소프트웨어 모듈 간에도 의존적인 요소가 존재하므로 개별적으로 개발된 소프트웨어들의 통합에 어려움이 있다. 본 논문에서는 네트워크 스위치 개발 시 앞서 언급한 내장형 시스템 개발 문제점을 해결하는 동시에, 소프트웨어 간의 의존성 역시 해결할 수 있는 소프트웨어 구조로써 가상의 스위치 계층을 설계하고 구현하였다. 또한 사례연구로써 OSI 2계층에서 동작하는 리눅스 기반의 스위치를 위한 각종 프로토콜을 본 논문에서 제안하는 가상의 스위치 계층을 기반으로 하여 개발하였으며. 개발 경험을 통하여 가상의 스위치 계층이 하드웨어와 소프트웨어 개발을 독립적으로 수행할 수 있도록 함으로써 스위치 개발 시간을 단축시키며, 또한 소프트웨어 통합 시 그 복잡도를 낮추고 소프트웨어의 신뢰성을 높이는 것을 검증하였다.
프로그래머블 네트워크 기술은 사용자의 요구에 따라 빠르게 새로운 서비스를 생성, 전개하고자 하는 필요에 따라 발전하였다. 프로그래머블 네트워크 기술은 새로운 구조와 서비스 및 프로토콜들을 네트워크에 적용하기 위해 네트워크의 programmability를 제어하고 안전하게 실행하는 방법이다. 네트워크 programmability 증진을 위하여 전송 하드웨어와 제어 소프트웨어의 분리, 개방형 프로그래머블 네트워크 인터페이스 제공, 네트워킹 기반구조의 가상화 촉진 같은 하드웨어상에 상이한 네트워크 구조의 공존 및 자원분할 기술 등이 연구되고 있다. 이 글에서는 프로그래머블 네트워크 기술 분야의 연구 프로젝트를 살펴보고 프로그래머블 통신 추상화, programmability 수준, 프로그래밍 방법론 등의 특징을 비교 분석하였다.
최근 응용 특화된 다양한 구조의 프로세서가 확산됨에 따라 기존 운영체제를 다른 구조의 플랫폼으로 이식하는 비용이 증가하고 있다. 기존 운영체제에서는 소스 코드 수준에서 하드웨어 의존적인 부분을 HAL(hardware abstraction layer)로 구분하여 관리함으로써 이기종 플랫폼간의 이식성을 높이고자 하였다. 그러나 기존 HAL 구조는 대부분 하드웨어의 물리적인 구조만을 고려하여 설계되어 체계적인 이식 작업이 어렵다는 문제점을 가지고 있다. 이를 위해 본 논문에서는 하드웨어의 물리적인 구조와 운영체제의 기능적인 요소를 함께 고려한 HAL 구조를 제안한다. 제안하는 HAL 구조의 효용성은 S3C2410 에서 실행하는 운영체제를 Cell BE 플랫폼으로 이식하는 사례 연구를 통해 검증하였다.
운영체제(Operating System)는 사용자의 하드웨어, 시스템 자원(System Resources)을 제어하고 프로그램에 대한 일반적 서비스를 지원하는 시스템 소프트웨어(System Software)이다. 시스템 하드웨어를 관리할 뿐 아니라 응용 소프트웨어를 실행하기 위하여 하드웨어 추상화 플랫폼과 공통 시스템 서비스를 제공한다. 최근에는 가상화 기술의 발전에 힘입어 실제 하드웨어가 아닌 가상 머신(HyperVisor) 위에서 실행되기도 한다. 본 연구에서는 다중 코어 프로세서를 타겟으로 한 소규모 운영체제 개발 프로젝트의 일환으로 화면 모드를 전환해 주고, 화면을 그리는 기능을 작성해 주었다. 이를 잘 활용하면 고해상도 그래픽모드에서의 보다 심도 있는 그래픽의 구현, 나아가 임베디드 시스템, IOT 등 다양한 분야에 이용할 수 있다.
운영체제(Operating System)는 사용자의 하드웨어, 시스템 자원(System Resources)을 제어하고 프로그램에 대한 일반적 서비스를 지원하는 시스템 소프트웨어(System Software)이다. 시스템 하드웨어를 관리할 뿐아니라 응용 소프트웨어를 실행하기 위하여 하드웨어 추상화 플랫폼과 공통 시스템 서비스를 제공한다. 최근에는 가상화 기술의 발전에 힘입어 실제 하드웨어가 아닌 가상 머신(HyperVisor) 위에서 실행되기도 한다. 본 연구에서는 다중 코어 프로세서를 타겟으로 한 소규모 운영체제 개발 프로젝트의 일환으로 부트로더를 설계하고 구현하였다. 부팅은 최초 컴퓨터에 전원이 들어온 후 운영체제가 실행할 수 있는 환경을 구축하는데 가장 중요한 역할을 하는 프로그램이며, 이를 잘 활용하면, 임베디드 시스템, IOT 등 다양한 분야에 이용할 수 있다.
SoC(System-on-Chip)를 설계함에 있어서 칩의 복잡도 증가로 인하여, RTL(Register Transfer Level)에 기반한 기존의 시스템 성능 분석 및 검증 기법만으로는 점차 짧아지는 '시장 적기 출하(time-to-market)' 요구에 효율적으로 대응할 수 없게 되었다. 이를 극복하기 위하여 설계 포기 단계부터 지속적으로 시스템을 검증하기 위한 새로운 설계 방법이 요구되었으며, TLM(Transaction Level Modeling) 추상화 수준을 가진 하드웨어-소프트웨어(HW-SW) 통합 시뮬레이션이 이러한 문제를 해결하기 위한 방법으로 널리 연구되고 있다. 그러나 대부분의 HW-SW 통합 시뮬레이터들은 다양한 추상화 수준 중 일부만을 지원하고 있으며, 서로 다른 추상화 수준을 지원하는 툴들 간의 연계도 쉽지 않다. 이를 극복하기 위하여 본 논문에서는 HW-SW 통합 시뮬레이션을 위한 다목적 선계 프레임워크를 제안한다. 제안하는 프레임워크는 소프트웨어 응용의 설계를 포함하는 체계적인 SoC 설계 플로우를 제공하며, 각 설계 단계에서 다양한 기법들을 유연하게 적용할 수 있는 동시에, 다양한 HW-SW 통합 시뮬레이터들을 지원한다. 또한 플랫폼을 추상화 수준과 모델링 언어에 독립적으로 설계할 수 있어, 다양한 수준의 시뮬레이션 모델 생성이 가능하다. 본 논문에서는 실험을 통하여, 제안하는 프레임워크가 ARM9 기반의 강용 SoC 플랫폼을 정확하게 모델링 할 수 있는 동시에, MJPEG 예제의 성능을 44%까지 향상시키는 성능 최적화를 수행할 수 있음을 검증하였다.
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[게시일 2004년 10월 1일]
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