• 한국위성정보통신학회논문지
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• 제10권3호
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• pp.38-43
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• 2015

본 논문에서는 소프트웨어로 검증된 GPS 신호생성 알고리즘을 FPGA 기반으로 구현함으로써 RF레벨에서 다중 위성신호를 실시간으로 생성 가능한 GPS 신호생성기에 대해 기술한다. 탑재된 신호생성 알고리즘은 궤도 및 환경 오차 모델을 반영하고 수신기 위치를 기반으로 위성 신호를 모의한다. GPS 신호생성기 하드웨어는 16개의 위성 신호를 실시간으로 생성할 수 있는 디지털보드와 IF Data를 RF 신호로 변환해주는 아날로그보드로 구성되어 있다. Windows 기반의 신호생성 시뮬레이터를 제어하는 소프트웨어를 통해 항법신호뿐만 아니라 기만신호, 재밍신호를 생성이 가능하며 GIS 화면위에서 수신기의 경로를 편집할 수 있는 시나리오 구성 기능이 제공된다. GPS 신호생성기는 성능은 상용수신기를 이용해 검증하였다. GPS 신호생성기를 이용한 응용 예로써 실내측위 시스템을 구성하고 시험하였으며 실내측위 시스템의 정확도를 개선하는 것은 추가적인 연구를 진행하고 있다.

• 한국위성정보통신학회논문지
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• 제11권3호
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• pp.65-71
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• 2016

현재 한국항공우주연구원에서 개발 중인 차세대 저궤도 위성의 탑재컴퓨터는 높은 성능을 위해 LEON2-FT/AT697F 프로세서를 사용하며 SpaceWire, 1553B, DMAUART, CAN Master 등의 다양한 통신을 지원하기 위해 별도의 FPGA 기반의 통신칩이 개발되었다. 프로세서와 통신칩간의 통신은 PCI 버스를 통해서 이루어지며, 탑재소프트웨어에서 직접 PCI 버스를 통해 각종 디바이스를 제어 및 통신을 수행한다. 차세대 탑재컴퓨터에서는 기존 1553B 통신을 위해 사용되었던 VASI IP1553B 컨트롤러 대신 Actel 1553BRM 코어를 사용하며 통신칩의 AMBA 버스상에 연결을 위해 Aeroflex Gaisler에서 개발 된 B1553BRM Wrapper를 사용한다. 본 논문에서는 차세대 저궤도 위성에서의 PCI기반의 1553B 통신 소프트웨어의 구조와 통신방법에 대해서 기술하고 탑재소프트웨어 레벨의 태스크를 통한 1553B 처리방식에 대해서 설명한다. 그리고 시뮬레이터 및 실제 하드웨어에서 테스트 된 결과에 대해 설명한다.

• 한국정보통신학회논문지
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• 제14권9호
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• pp.2164-2170
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• 2010

Digital radio frequency memory (이하 DRFM)은 입력되는 RF신호를 저장 후 필요한 시점에 입력된 RF신호로 복원하여 출력하는 기능을 가진 장치로써 Jammer, EW시뮬레이터, Target Echo Generator[1] 등 사용되는 분야가 광범위하다. 본 논문에서는 고주파 입/출력모듈, 국부 발진모듈로 구성된 고주파부와 디지털 처리부로 이루어진 DRFM의 하드웨어적 구현 방안을 제안한다. 그리고 펄스형태의 RF신호를 양자화하는 ADC(A/D conversion), 이 데이터를 저장하고 재생신호를 생산하는 FPGA와 RF 신호를 생산하는 DAC(D/A conversion)로 구성되는 디지털 처리부에서 복제된 신호 생성방안을 제안한다. 이렇게 제안된 방안을 적용하여 제작한 후 모의 신호를 입력하여 얻은 시험결과를 통하여 이 제안방안의 타당성을 확인한다.

• 한국인터넷방송통신학회논문지
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• 제15권2호
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• pp.137-143
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• 2015

과거 30년 동안 메모리 생산의 경제성 이유로 주 메모리 핵심 제품으로 사용된 DRAM의 단점을 극복할 수 있는 대체 기술로 PRAM 기술이 제안되어 왔다. 본 논문에서는 PRAM의 내로우 값을 이용하여 쓰기 동작을 줄임으로써 에너지 소모를 절감할 수 있는 기법을 제안한다. 이를 위해 내로우 값을 이용한 데이터 압축 방법을 기술하고, PRAM의 아키텍쳐 구조를 설정하고, Simplescalar 3.0e 시뮬레이터와 SPEC CPU2000 벤치마크를 사용하여 실험한다. 본 연구의 실험 결과에 의하면 제안된 기법을 사용할 경우 PRAM의 데이터 히트율은 39.4%에서 67.7%로 증가하였으며, 에너지 소모율은 9.2% 감소하였다. 제안된 기법을 사용하기 위해서는 공간 오버헤드가 워드 당 3.13% 발생하며 약간의 추가적인 하드웨어 모듈이 필요하다.

• 한국항행학회논문지
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• 제18권4호
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• pp.312-318
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• 2014

본 연구의 대상인 정지궤도위성은 GPS위성 궤도보다 높은 고도에 위치하기 때문에 지상 사용자에 비하여 GPS 신호의 가시성과 신호 세기 면에서 큰 차이가 있다. 본 연구에서는 이러한 정지궤도위성환경에 탑재되는 GPS 수신기에서의 GPS 위성 신호 가시성을 분석하고, 미약신호 획득 및 추적 알고리즘인 CCMDB 알고리즘을 적용하여 정지궤도위성 탑재 GPS 수신기에서 활용 가능한 소프트웨어 GPS 수신기를 개발하였다. 개발된 소프트웨어 GPS 수신기의 검증을 위하여 상용 하드웨어 시뮬레이터로 정지궤도위성 탑재 GPS 수신기에서 수신되는 GPS 신호를 생성하였고 이를 처리하여 성능을 분석하였다. 항법해 계산 결과 평균 3축 위치 및 속도 오차는 각각 165.636 m와 0.5081 m/s로 계산되었다.

• 한국정보통신학회논문지
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• 제10권5호
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• pp.812-820
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• 2006

최근 대부분의 전송기술(LAN 뿐만 아니라 MAN과 WAN까지)이 이더넷으로 통일되는 경향에 힘입어, 예전에 비하여 이더넷은 대단한 주목을 받게 되었다. 하드웨어 설계를 위해 10Gbps 이더넷 Data Link 계층의 MAC 코어를 C언어를 이용하여 성능평가를 실시하여 내부 FIFO의 크기를 도출하였다. 본 논문에서는 VHDL 언어와 Xilinx ISE 6.2i 툴을 이용하여 상위 계층 인터페이스, 전송엔진, 플로우 컨트롤 블록, 수신엔진, 정합 부계층(Reconciliation Sublayer), 초기설정 블록, 상태전송 블록, XGMII 인터페이스 블록으로 구성되는 10Gbps 이더넷용 MAC(Media Access Control)코어를 설계하여 Model_SIM 5.7G 시뮬레이터를 이용하여 검증하였다. 10Gbps 이더넷의 권고안에서는 10Gbps를 지원하기 위해 64비트 데이터 패스를 갖는 MAC 코어는 156.25MHz를 지원해야 하는데, 설계된 MAC 코어는 64비트의 데이터를 처리하고 168.549MHz를 지원하여 최대 10.78Gbps의 데이터 처리를 지원한다. 이는 100bps 이상의 고속의 데이터 처리가 요구되는 응용분야에 적합하다.

• 한국항공우주학회지
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• 제31권5호
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• pp.124-133
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• 2003

본 논문은 항공기 무장의 목록관리, 무장의 활성화, 그리고 무장의 발사 및 투하를 제어하고 관리하는 무장관리컴퓨터 탑재소프트웨어 개발 시 객체지향 설계기법을 적용하는 방법을 제안한다. 무장관리컴퓨터 개발을 위해 중앙처리장치 보드는 상용화된 PowerPC 603e의 군용모델을 사용하였으며 실시간 운용체계인 VxWorks와 Tornado개발환경을 이용하여 소프트웨어를 개발하였다. 소프트웨어 개발 시 객체지향 언어인 Ada95를 사용하였으며 소프트웨어 모듈간의 독립성을 위해 세 개의 층(Layer)으로 분리하여 설계하였다. 항송전자시스템컴퓨터 시뮬레이터와 테스트 벤치를 개발하여 무장관리시스템 하드웨어/소프트웨어 통합검증테스트를 수행하였다.

• 방송공학회논문지
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• 제2권1호
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• pp.24-35
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• 1997

디지털 위성 방송의 비디오 화질 의 주관적 평가 시험을 MPEG-2 MP@ML 표준에 기초하여 설계된 하드웨어 부호화기/복호화기 기본 화질 평가와 위성 전송 에러 화질 및 전송 시스템 성능에 따른 화질 열화에 대한 시험을 위성 시뮬레이터(Satellite Simulator)를 사용해 실시간에서 수행하였다. 평가 방법으로는 CCIR 500-5의 2중 자극 열화 척도법과 2중 자극 연속 화질 척도법을 사용하였다. 또한 디지털 위성 방송 시스템의 화질을 전체 시스템 즉 MPEG-2코덱, 다중화 장치, 채널 코덱, 변복조기, 안테나 등을 연계시켜 여러 비트율과 비트 오류율에서 평가 시험을 수행함으로써 시스템 전반적인 성능을 평가하고 위성 전송로와 수신 시스템을 연계한 전송로 환경을 고려한 보다 통합적인 화질 평가 시험을 수행하였다. 특히 전송로 오류 화질 평가에 있어서 주어진 5가지의 BER에 대하여 전송 에러 화질은 평균적으로 5단계 카테고리에서 3.9이상을 유지함을 알 수 있었다. 필름 모드와 같은 낮은 비트율(특히 2Mbps)에서 코덱 시스템의 부호화 화질의 성능은 영상 소스의 통계적 성질에 따라 크게 좌우됨을 알 수 있었고 평균적으로 절대 평가 기준에서 2.7정도를 기록하였다.

• 인터넷정보학회논문지
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• 제21권5호
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• pp.149-157
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• 2020

최근 인공지능에 대한 관심이 높아짐에 따라 인공지능 프로세서를 하드웨어로 구현하는 연구가 활발히 진행되고 있다. 하지만 인공지능 프로세서는 기존에 기능 검증을 위한 프로세서 시뮬레이션 외에 애플리케이션 단계에서 인공지능 프로세서가 해당 애플리케이션에 적합한지에 대한 성능 검증이 추가로 필요하다. 본 논문에서는 인공지능 프로세서를 활용한 애플리케이션 성능 검증과 프로세서의 한계점을 탐색할 수 있는 내장형 인공지능 프로세서를 위한 성능 분석기를 제안한다. 본 논문은 내장형 인공지능 프로세서를 위한 성능 분석기를 구현하기 위하여 기존에 구현된 인공지능 프로세서의 구조를 분석하고 이를 기반으로 인공지능 프로세서를 모사하는 내장형 인공지능 프로세서를 위한 성능 분석기를 구현한다. 내장형 인공지능 프로세서를 위한 성능 분석기를 활용해 이미지 인식, 음성 인식 애플리케이션에서 인공지능 프로세서의 성능 분석 및 한계점을 탐색하고, 제한된 메모리 크기 안에서 인공지능 프로세서의 구조를 최적화한다.

• 디지털콘텐츠학회 논문지
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• 제18권3호
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• pp.607-612
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• 2017

최근 많이 활용되고 있는 라즈베리파이 기반 임베디드 시스템 구축에 있어 사용자는 회로에 대한 이해, 하드웨어 비용 측면에서 어려움을 갖는다. 본 논문은 이러한 시스템을 가상으로 테스트하는 솔루션을 제안한다. 솔루션은 사용자가 실제 회로를 구성하듯이 가상의 공간에 모듈을 배치하고 선을 연결하는 등, 회로를 구성하고 동작을 테스트할 수 있으며 회로편집기, 인터프리터, 시뮬레이터의 세 가지 요소로 구성되어 있고 전체 9개의 모듈을 제공한다. 각 모듈은 제조사에서 제공하는 데이터시트와 제원을 바탕으로 실제 회로 테스트를 거쳐 추상화하였다. 솔루션은 프로토 타입이지만 품질수준을 높인다면 비용절감과 학습, 교육 측면에서 유용할 것이며 이를 위해서, 전기 물리엔진의 구현, 실제 보드로 포팅이 가능한 수준의 인터프리터, 시뮬레이션 로직의 일반화가 필요하다.