HANbit ACE ATM 교환기에서 장애 상태의 경보 소스를 취합하기 위하여 소프트웨어에 의한 방법과 하드웨어에 의한 방법 두 가지를 병행하여 사용한다. 각 제어 장치가 가능한 자신의 제어 아래에 있는 자원에 대하여 소프트웨어에 의한 방법으로 경보 소스를 취합하고, 소프트웨어에 의한 방법으로 취합 불가능한 일부 하드웨어 장애 경보는 각각의 제어 장치가 직접 처리하며 하드웨어 경보 수집은 가능한 최소화 하였다. 본 고에서는 소프트웨어와 하드웨어에 의한 방법으로 수집된 장애 경보의 장애소스를 주기적으로 감시하여 장애가 발생한 경우 감지된 장애에 대한 장애 발생 위치 및 장애 내용을 출력, 장애 메시지로 운용자에게 알려주며, 아울러 그래픽 표현 기능을 이용한 가시장애, 멀티미디어를 사용한 가청장애로 장애표시를 하여 시스템 유지보수를 용이하게 하는 구조를 가지는 ATM 교환기의 소프트웨어 및 하드웨어에 의한 경보 처리 시스템에 대하여 논하였다.
컴퓨터 생성 홀로그램은 방대한 양의 연산이 필요하기 때문에 이를 고속화하기 위한 방법이 필요하다. 본 논문에서는 기존에 본 연구팀에서 ASIC으로 구현했던 홀로그램 생성기의 하드웨어 구조를 보완하여 새로운 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 기존의 블록기반의 하드웨어에서 가로축 공통항은 하나만 만들고 세로축 공통항을 확장하고, 블록의 가로축은 시분할을 통하여 계산하도록 제안하고 구현하였다. 제안하는 구조가 더 적은 하드웨어 자원 량으로 같은 성능의 하드웨어를 구현하였고, 입력단의 메모리 접근 량도 줄일 수 있다.
내장형 시스템의 일종인 네트워크 스위치는 소프트웨어의 하드웨어 의존성 때문에 그 개발에 어려움이 있다. 첫째, 하드웨어와 소프트웨어의 개발이 순차적으로 밖에 이루어지지 못하므로 개발 시간이 현저히 지연되며, 둘째. 하드웨어에 따라 소프트웨어가 이식되어야 하므로 개발 노력이 낭비된다. 특히 네트워크 스위치의 소프트웨어는 하드웨어에 의존적일 뿐 아니라, 소프트웨어 모듈 간에도 의존적인 요소가 존재하므로 개별적으로 개발된 소프트웨어들의 통합에 어려움이 있다. 본 논문에서는 네트워크 스위치 개발 시 앞서 언급한 내장형 시스템 개발 문제점을 해결하는 동시에, 소프트웨어 간의 의존성 역시 해결할 수 있는 소프트웨어 구조로써 가상의 스위치 계층을 설계하고 구현하였다. 또한 사례연구로써 OSI 2계층에서 동작하는 리눅스 기반의 스위치를 위한 각종 프로토콜을 본 논문에서 제안하는 가상의 스위치 계층을 기반으로 하여 개발하였으며. 개발 경험을 통하여 가상의 스위치 계층이 하드웨어와 소프트웨어 개발을 독립적으로 수행할 수 있도록 함으로써 스위치 개발 시간을 단축시키며, 또한 소프트웨어 통합 시 그 복잡도를 낮추고 소프트웨어의 신뢰성을 높이는 것을 검증하였다.
전자상거래, 무선 인터넷 등의 활성화를 위해서는 신뢰성 있는 통신 서비스를 제공하는 IPv6용 보안시스템이 필요하다. 이를 위한 기존의 암호화 알고리즘은 소프트웨어 및 하드웨어로 많이 구현되어 있으나 IPv4를 기반으로 한 운영체제에 종속되어 있다. 이를 해결하기 위하여 운영체제 없이 고성능의 보안서비스를 제공하는 IPv6용 보안시스템이 하드웨어로 구현되었다. 본 논문에서는 이러한 IPv6용 하드웨어 보안시스템에 요구되는 암호화알고리즘 중에서 HMAC-SHA-1을 하드웨어 모듈로 구현하였다. 그리고 구현한HMAC-SHA-1 모듈에 대하여 시뮬레이션 테스트를 수행하고 IPv6 하드웨어 보안시스템과 연동함으로써 기능을 검증하였다.
최근 많은 사물들의 센싱 정보를 인터넷을 통해 수집하고 가공 및 분석하는 사물인터넷 (Internet of Things, IoT) 서비스를 제공하고 있다. 2021년 기준 전세계 사물인터넷디바이스 수는 123억개로 사물인터넷 디바이스 수는 무서운 속도로 증가하고 있다. 사물인터넷 디바이스는 대체로 전력 및 비용의 문제로 저사양 디바이스를 사용하고 있고 다양한 구성요소를 가지고 있는 만큼 다양한 보안 취약성을 가지고 있다. 기존 IT 분야의 네트워크, 플랫폼, 서비스에서의 취약성은 모두 가지고 있으며, 사물인터넷 디바이스의 자원 제약성으로 인한 보안 결여 다양한 공격루트를 통한 공격자의 쉬운 접근 가능성으로 많은 보안 취약성과 높은 공격 가능성을 가지고 있다. 본 논문에서는 사물인터넷 하드웨어 보안 관점에서 살펴보고, 최근 오픈소스 하드웨어로 각광받고 있는 RISC-V를 활용한 사물인터넷 디바이스 보안 적용 방안을 보도록 한다.
본 논문에서는 저전력 영상 특징 추출 하드웨어 설계를 위한 하드웨어 폴딩 기법 기반 저면적 Gradient magnitude 연산기 구조를 제안한다. 하드웨어 복잡도를 줄이기 위해 Gradient magnitude 벡터의 특징을 분석하여 기존 알고리즘을 하드웨어를 공유하여 사용할 수 있는 알고리즘으로 변경하여 Folding 구조가 적용될 수 있도록 했다. 제안된 하드웨어 구조는 기존 알고리즘의 특징을 최대한 이용했기 때문에 데이터 품질의 열화가 거의 없이 구현될 수 있다. 제안된 하드웨어 구조는 Altera Quartus II v16.0 환경에서 Altera Cyclone VI (EP4CE115F29C7N) FPGA를 이용하여 구현되었다. 구현 결과, 기존 하드웨어 구조를 이용하여 구현한 연산기와의 비교에서 41%의 logic elements, 62%의 embedded multiplier 절감 효과가 있음을 확인했다.
하천에서 수위는 가장 기본적인 수리 수문학적 자료로서, 홍수나 가뭄 등의 피해를 막기 위한 치수와 물을 잘 통하게 하거나 물을 이용하기 위한 이수에 주로 사용된다. 예를 들면, 댐, 보, 저수지 등의 하천시설물 설계 및 관리를 위해 수위를 이용하며, 유량 산정을 위해서 수위-유량 관계 곡선식을 구축하여 수위를 이용한다. 따라서 하천에서 수위는 현재 국내에서 수자원분야에서 사용되는 자료 중에서 가장 중요하며, 동시에 광범위하게 사용되고 있으므로 수위를 관측하는 것이 수자원의 기초라 할 수 있다. 수위 관측의 필요성과 확장 필요성에 대한 인식에도 불구하고, 국내의 수위 관측소는 한강, 낙동강, 금강 등 대하천 위주로 설치되어 있어, 중소규모 하천에서 발생하는 다양한 수문사상에 대한 분석 및 예측이 어려운 실정이다. 특히, 홍수의 경우 같은 강우 사상에도 대하천보다는 중소규모의 하천이 더 극단적으로 유출이 발생하기 때문에, 즉각적인 수위의 계측이 필요한 실정이다. 하지만 한정된 예산 및 인프라의 부족은 중소규모 하천에 대한 수위 관측 시스템의 적용이 대하천에 비해 그 우선수위가 밀리는 원인이 되고 있으며, 지속적으로 중소규모 하천에 대한 수위 관측시스템 적용에 대한 수요가 증가를 야기 시키고 있다. 최근, 과거에 제품을 만들기 위한 전자회로, 자재명세서, 기판도면 등의 정보를 공개하지 않는 폐쇄적인 환경을 벗어나 제품을 만들기 위한 하드웨어 정보를 공개하고, 공개된 정보를 통해 기술을 개발하기 위한 움직임이 활발하다. 이러한 개념을 오픈소스 하드웨어라는 개념으로서, 하드웨어의 제작 없이 간단한 코딩을 통해 하드웨어를 컨트롤 하는 기술이다. 즉, 오픈소스 하드웨어는 초소형화된 PC를 활용하여 센서를 작동하는 것이라 할 수 있다. 이를 통해 기존의 기술을 저렴한 가격으로 제품으로 생산할 수 있다. 또한 사물인터넷(IOT)를 활용하여 온라인 상에서 이러한 오픈소스 하드웨어를 컨트롤 할 수 있으며, 웹서비스와 결합할 경우 센서를 통해 수집된 결과를 인터넷 상에서 확인 할 수 있는 기술들이 지속적으로 개발하고 있다. 이러한 기술이 접목되면 과거에 비해 적은 비용으로 고효율의 자료 수집을 수행 할 수 있다. 본 연구에서는 지속적으로 증가하고 있는 중소규모 하천에 대한 수위 관측시스템 적용에 대한 수요를 해결하기 위해서 기존의 시스템이 가지고 있는 경제적, 기술적 한계를 극복하기 위하여 오픈소스 하드웨어 플랫폼인 아두이노와 사물인터넷 기반 기술을 활용하기 위한 웹서비스를 이용하여 실시간 수위 관측기술을 개발하고, 적용성을 검토하고자 한다.
유전자 알고리즘(GA: Genetic Algorithm)은 다양한 영역에서 NP 문제를 해결하는 방법으로 알려져 있다. GA는 긴 연산 시간을 필요하다는 결점 때문에 최근 GA를 하드웨어로 구현하려는 연구가 주목 받아왔다. 본 논문은 GA의 하드웨어 구현을 위한 전용 원칩 컴퓨터를 제안한다. 제안된 전용 원칩 컴퓨터는16 비트 CPU core와 하드웨어 GA로 구성되어 있다. 기존의 하드웨어 GA는 GA의 처리하는데 있어서 메인 컴퓨터에 의존적이었으나 제안된 전용 원칩 컴퓨터는 메인 컴퓨터에 독립적이다. 또한 기존의 하드웨어 GA는 염색체의 길이가 고정되어 있는 데 비해 제안된 전용 원칩 컴퓨터의 염색체의 길이는 가변이며 16 비트 단위로 Pipeline 처리를 한다. 실험 결과는 제안된 원칩 컴퓨터가 랜덤 비트 동기 회로를 위한 진화 하드웨어 설계에 적용할 수 있다는 것을 보여준다.
이족로봇이 stand-alone 형태를 가지기 위해서는 기계적인 구조가 중요할 뿐만 아니라 하드웨어시스템이 간결하게 잘 설계되어야 한다. 이렇게 하드웨어시스템이 가볍고 간결하여 설계되어야 쉽게 로봇에 장착할 수가 있다. 본 논문에서는 FPGA(Field Programmable Gate Array)를 이용해 모터 제어기를 구성해서 이족로봇을 설계하는 방법을 다루고자 한다. 본 논문에서 구성하는 하드웨어 시스템은 메인 CPU로 AM186ES를 사용하며 FPGA는 Altera사의 FLEX EPF10K20TC144-3을 사용하였다. 이와 같이 FPGA를 사용하는 하드웨어시스템은 기본적으로 VHDL언어를 사용하여 유연하게 하드웨어를 구성 할 수 있으며, 이족로봇의 여러 가지 보행 알고리즘에 능동적으로 대처할 수 있다. 뿐만 아니라 하드웨어가 간단해 지면서 가볍고 전력소모가 적으며 신뢰성 있는 시스템을 구축할 수 있다.
무선인터넷이 보급되고 IoT 기술이 발달함에 따라 여러 종류의 센서 디바이스가 발전하였다. 그리고 IoT 환경에서 사용자들의 요구를 충족하는 다양한 서비스 개발을 위해 오픈소스 하드웨어가 도입되었다. 하지만 오픈소스 하드웨어는 개발 인력의 부족으로 인해 충분히 활용되지 못하고 있다. 따라서 본 논문에서는 오픈소스 하드웨어에서 효율적으로 임베디드 소프트웨어 개발을 교육하기 위한 소프트웨어 프레임워크를 제안한다. 제안하는 프레임워크는 비주얼 프로그래밍 언어와 빠른 결과 확인을 통해 다양한 오픈소스 하드웨어에서 빠르고 직관적으로 임베디드 소프트웨어를 개발할 수 있게 한다. 또한 제안한 프레임워크를 실제 오픈소스 하드웨어 개발 환경에 구현하여 장단점을 분석하고 개선방안을 확인하였다.
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[게시일 2004년 10월 1일]
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