• Proceedings of the Korea Contents Association Conference
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• 2018.05a
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• pp.323-324
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• 2018

전장 cDNA 클론을 시퀀싱하는 것은 선택적 스플라이싱 형태를 비롯한 정확한 유전자 구조를 정의하는데 유용하게 사용될 수 있으며, 유전자 및 단백질의 생물학적 기능연구에 중요한 자원을 제공한다. 포괄적이며 비 중복적인 cDNA의 생산은 인간 유전체 연구의 중요한 목표이다. 본 연구에서 제공하는 인간 cDNA 라이브러리 분석 파이프라인은 전장 cDNA를 분석하는 자동화 도구로 여러 연구자들에게 활용 될 수 있을 것으로 사료된다.

• Proceedings of the Korea Contents Association Conference
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• 2018.05a
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• pp.83-84
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• 2018

전장 cDNA 클론을 시퀀싱하는 것은 선택적 스플라이싱 형태를 비롯한 정확한 유전자 구조를 정의하는데 유용하게 사용될 수 있으며, 유전자 및 단백질의 생물학적 기능연구에 중요한 자원을 제공한다. 포괄적이며 비 중복적인 cDNA의 생산은 인간 유전체 연구의 중요한 목표이다. 본 연구에서 제공하는 인간 cDNA 라이브러리 분석 파이프라인은 전장 cDNA를 분석하는 자동화 도구로 여러 연구자들에게 활용 될 수 있을 것으로 사료된다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.4
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• pp.85-94
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• 2003

The asynchronous design methods proved to have the higher performance in power consumption and execution speed than synchronous ones because it just needs to activate the required module without feeding clock in the system. Despite the advantage of CISC machine providing the variable addressing modes and instructions, its execution scheme is hardly suited for a synchronous Pipeline architecture and incurs a lot of overhead. This paper proposes a novel asynchronous pipeline architecture, A80sl, whose instruction set is fully compatible with that of Intel 80C51, an embedded micro controller. We classify the instructions into the group keeping the same execution scheme for the asynchronous pipeline and optimize it eliminating the bubble stage that comes from the overhead of the multi-cycle execution. The new methodologies for branch and various instruction lengths are suggested to minimize the number of states required for instructions execution and to increase its parallelism. The proposed A80C51 architecture is synthesized with 0.35${\mu}{\textrm}{m}$ CMOS standard cell library. The simulation results show higher speed than that of Intel 80C51 with 36 MHz and other asynchronous counterparts by 24 times.

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.46 no.4
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• pp.157-164
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• 2009

An efficient pipeline MDC Radix-4 FFT structure is proposed in this paper. Every stages in pipeline FFT structure consists of delay' commutator and butterfly. Proposed butterflies in front and rear stages utilize CORDIC and Common Sub-expression Sharing(CSS) techniques, respectively. It is shown that proposed butterfly structure can reduce the number of adders through sharing common patterns of CSD type coefficients. The Verilog-HDL modeling and Synopsys logic synthesis results that the proposed structure show 48.2% cell area reduction in the complex multiplication part and 22.1% cell area reduction in overall 256-point FFT structure comparison with those of the conventional structures. Consequently, the proposed FFT structure can be efficiently used in various OFDM systems.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.30 no.2A
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• pp.114-121
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• 2005

In this paper, Pipelined A/D converter with multi SHA structure is proposed for high speed operation. The proposed structure incorporates a multi SHA block that consists of multiple SHAs of identical characteristics in parallel to improve the conversion speed. The designed multi SHA is operated by non-overlapping clocks and the sampling speed can be improved by increasing the number of multiplexed SHAs. Pipelined A/D converter, applying the proposed structure, is designed to satisfy requirement of analog front-end of VDSL modem. The measured INL and DNL of designed A/D converter are $0.52LSB{\sim}-0.50LSB\;and\;0.80LSB{\sim}-0.76LSB$, respectively. It satisfies the design specifications for VDSL modems. The simulated SNR is about 66dB which corresponds to a 10.7 bit resolution. The power consumption is 24.32mW.

• Proceedings of the IEEK Conference
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• 2001.09a
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• pp.103-106
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• 2001

본 논문은 radix-2 FFT를 파이프라인 기법으로 구현할때의 성능 향상을 위한 메모리 어드레싱기법에 대한 새로운 구조를 제안하고자 한다. Fast Fourier Transform(FFT) 프로세서의 속도 및 성능은 파이프라인 싸이클과 클럭에 좌우되므로, 동시에 병렬로 처리하기 위한 입력 데이타에 access 하기 위해 사용되어지는 기존의 메모리 어드레싱 기법은 지연문제로 인해 FFT 프로세서 성능 저하의 원인이 된다. 이 기법은 정확한 메모리 뱅크를 선택하기 위한 주소부 패러티 체크가 필요 없으므로 수행 속도를 빠르게 하고, ROM에 저장된 Coefficient의 실수부와 허수부의 상호교환특성을 이용하여 Coefficient ROM을 반으로 줄일 수 있다. 이 논문에서 제안된 구조는 VHDL을 사용하여 설계하였고, 설계된 회로를 시뮬레이션 및 합성시켰다.

• Journal of the Korea Computer Industry Society
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• v.2 no.9
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• pp.1183-1190
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• 2001

In this paper, it used a different pipeline method from conventional method which is encoding the video signal of analog with digital. It designed with pipeline structure of 4 phases as the pixel clock ratio of the whole operation of the encoder, and secured the stable operational timing of the each sub-blocks, it was visible the effect which reduces a gate possibility as designing by the ROM table or the shift and adder method which is not used a multiplication flag method of case existing of multiplication of the fixed coefficient. The designed encoder shared with the each sub-block and it designed the FPGA using MAX+PLUS2 with VHDL.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2014.11a
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• pp.4-6
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• 2014

본 논문에서는 하드웨어 HEVC 디코더의 움직임 보상 모듈의 구조를 제안한다. 제안된 구조를 갖는 움직임 보상 모듈은 하드웨어 처리 싸이클 수와 내부메모리 크기를 감소시키기 위해 하나의 코딩 유닛을 그보다 작은 여러 개의 블록으로 분할하여 처리할 수 있다. 제안된 움직임 보상 구조는 캐시를 통해 외부 메모리에 접근하여 참조 픽쳐를 로딩하는 단계와 보간 필터를 거쳐 예측 샘플을 생성하는 단계로 내부-파이프라인을 구성하며 코딩 유닛의 크기에 따라 내부-파이프라인에서 처리할 블록의 크기를 결정한다. 본 논문에서는 코딩 유닛 분할의 기준이 되는 블록 크기를 결정하기 위한 절충사항에 대해서도 논의한다. 제안된 구조의 효율성을 판단하기 위해 구현된 움직임 보상 모듈을 RTL 시뮬레이션 및 FPGA 보드 검증을 통해 테스트 하였으며, SoC 로 제작될 경우 초당 249 Mpixel 을 처리하여 4K-UHD 시퀀스의 실시간 디코딩이 가능한 것으로 판단되었다.

• Proceedings of the IEEK Conference
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• 2003.07b
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• pp.883-886
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• 2003

본 논문에서는 Lifting-Based Scheme을 이용한 DWT(Discrete Wavelet Transform) 의 개선된 행 처리기의 구조를 제안 하였다. 제안된 행 처리기는 3개의 Adder 와 2개의 shifter를 사용 하였고 dual-port RAM을 사용하여 파이프 라인 구조를 취하여 각 클럭마다 열처리기에서 사용할 데이터를 발생 한다. 이러한 행 처리기의 파이프 라인 구조를 개선하여 Adder를 줄이고 행 처리기의 이용률을 최대로 하여 하드웨어의 공간적 비용 절감 효과를 가져 왔다. 제안된 구조는 Verilog를 사용하여 RTL설계를 한뒤 시뮬레이션으로 그 동작을 확인 하였다.

• Journal of the Computational Structural Engineering Institute of Korea
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• v.17 no.4
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• pp.451-458
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• 2004

The study was focused on the development of computational scheme in three dimensional configurations by applying effective heat capacity model to the numerical procedure in order to predict the temperature profiles of a buried pipeline and the frozen penetration depth(FPD) of a freezing soil medium. To realize this, the investigator conducted the unsteady state heat transfer analysis, using the commercial code ABAQUS, for the freezing granite soil medium including a pipeline in a closed system. The proposed model took into consideration the phase change effect of in situ pore water in the frozen fringe. The comparison of results obtained by the proposed model and the actual performances was valuable in establishing a level of confidence in the application of introduced theory.