• 제목/요약/키워드: 테스트벤치

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Performance Evaluation Analysis based on the Commercial Benchmarks at User Aspect (사용자 측면에서 상용 벤치마크에 의한 컴퓨터 성능 비교)

  • Jeong, Munseong;Chang, Yunseok
    • Proceedings of the Korea Information Processing Society Conference
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    • 한국정보처리학회 2018년도 춘계학술발표대회
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    • pp.22-25
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    • 2018

  • 상용 벤치마크에 의한 PC 의 성능 평가는 다양한 측면의 성능 분석이 가능하지만 모든 벤치마크들이 동일한 성능 요소에 대하여 동일한 성능 평가 결과를 나타내는 것은 아니다. 벤치마크들은 각자의 특성에 따라서 사용자의 응용 프로그램의 활용 측면, 또는 하드웨어 구성요소 측면에서 서로 다른 방법으로 테스트를 수행하고, 그 결과를 컴퓨터의 성능으로 도출하도록 되어 있다. 본 연구에서는 응용 프로그램 사용자 측면에서 성능을 평가하는 벤치마크인 SYSmark 2014 와 PCMark 8, 그리고 Passmark PerformanceTest 9 를 서로 다른 CPU 사양을 가지는 PC 들에 대하여 실행하고, 그 결과를 분석함으로써 하드웨어 측면에서의 성능 평가 결과와 사용자 측면에서의 성능 평가 결과와의 연관성을 분석하였다. 벤치마크별로 성능 평가를 수행한 결과, SYSmark 2014 와 PCMark 8 은 CPU 사양에 따른 하드웨어 구성요소 측면에서의 변화에 대한 Passmark PerformanceTest 9 결과치의 차이에 비하여 상대적으로 적은 성능 차이를 보인다. 이러한 벤치마크 결과는 응용 프로그램이나 소프트웨어를 활용하는 사용자 측면에서의 성능이 하드웨어 측면에서의 성능 차이에 반드시 비례하는 결과를 나타내지는 않는다는 사실을 분석적으로 보여준다.

  • https://doi.org/10.3745/PKIPS.y2018m05a.22 인용 PDF

Benchmark Numerical Simulation on the Coupled Behavior of the Ground around a Point Heat Source Using the TOUGH-FLAC Approach (TOUGH-FLAC 기법을 이용한 점열원 주변지반의 복합거동에 대한 벤치마크 수치모사)

  • Dohyun Park
    • Tunnel and Underground Space
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    • 제34권2호
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    • pp.127-142
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    • 2024

  • The robustness of a numerical method means that its computational performance is maintained under various modeling conditions. New numerical methods or codes need to be assessed for robustness through benchmark testing. The TOUGH-FLAC modeling approach has been applied to various fields such as subsurface carbon dioxide storage, geological disposal of spent nuclear fuel, and geothermal development both domestically and internationally, and the modeling validity has been examined by comparing the results with experimental measurements and other numerical codes. In the present study, a benchmark test of the TOUGH-FLAC approach was performed based on a coupled thermal-hydro-mechanical behavior problem with an analytical solution. The analytical solution is related to the temperature, pore water pressure, and mechanical behavior of a fully saturated porous medium that is subjected to a point heat source. The robustness of the TOUGH-FLAC approach was evaluated by comparing the analytical solution with the results of numerical simulation. Additionally, the effects of thermal-hydro-mechanical coupling terms, fluid phase change, and timestep on the computation of coupled behavior were investigated.

  • https://doi.org/10.7474/TUS.2024.34.2.127 인용 PDF

Development of Unified Test Synthesis Technique on High Level and Logic Level Designs (상위.하위 수준에서 통합된 테스트 합성 기술의 개발)

  • Sin, Sang-Hun;Song, Jae-Hun;Park, Seong-Ju
    • Journal of KIISE:Computer Systems and Theory
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    • 제28권5호
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    • pp.259-267
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    • 2001

  • 칩의 집적도에 비례하여 설계검증 및 칩 제작 후의 결함점검은 갈수록 어려워지며 이러한 테스트 문제의 원초적 해결을 위하여 다양한 테스트설계 기술이 널리 개발되고 있다. 상위 수준의 테스트설계에서는 회로의 기능에 대해서는 알 수 있으나 구조에 대해서는 알 수 없고, 하위 수준의 테스트설계에서는 회로의 구조를 알 수 있으나 기능은 알 수 없다. 따라서 테스트 설계는 기능을 기술하는 상위 수준에서부터 고려되어 하위 게이트수준에서 스캔플립플롭을 선택하여야 최적화된 성능을 얻을 수 있다. 본 논문에서는 테스트용이도를 증진시키기 위해, 상위수준의 기능정보에 대해서는 테스트점을 삽입하여 제어흐름(control flow)을 변경하고, 상위 수준의 합성 후에 하위 수준에서 스캔플립플롭을 선택하여 다시 합성하는 상위.하위 수준에서 통합된 테스트 합성 기술을 제안한다. 실험결과 통합된 테스트 합성 기술이 대부분의 벤치마크 회로에서 높은 고장검출율을 보여주고 있다.

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Implementation of pattern generator for efficient IDDQ test generation in CMOS VLSI (CMOS VLSI의 효율적인 IDDQ 테스트 생성을 위한 패턴 생성기의 구현)

  • Bae, Seong Hwan;Kim, Gwan Ung;Jeon, Byeong Sil
    • Journal of the Institute of Electronics Engineers of Korea SD
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    • 제38권4호
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    • pp.50-50
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    • 2001

  • IDDQ 테스트는 CMOS VLSI 회로에서 발생 가능한 여러 종류의 물리적 결함을 효율적으로 검출 할 수 있는 테스트 방식이다. 본 논문에서는 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 IDDQ 테스트 알고리즘을 이용하여 패턴 생성기를 개발하였다. 고려한 합선고장 모델은 회로의 레이아웃 정보에 의존하지 않으며, 내부노드 혹은 외부노드에 한정시킨 합선고장이 아닌 테스트 대상회로의 모든 노드에서 발생 가능한 단락이다. 구현된 테스트 패턴 생성기는 O(n2)의 복잡도를 갖는 합선고장과 전압 테스트 방식에 비해 상대적으로 느린 IDDQ 테스트를 위해서 새롭게 제안한 이웃 조사 알고리즘과 고장 collapsing 알고리즘을 이용하여, 빠른 고장 시뮬레이션 시간과 높은 고장 검출율을 유지하면서 적은 수의 테스트 패턴 생성이 가능하다. ISCAS 벤치마크 회로의 모의실험을 통하여 기존의 다른 방식보다 우수한 성능을 보였다.

Efficient Test Compaction Algorithms for Combinational Logic Circuits (조합논리회로를 위한 효율적인 테스트 컴팩션 알고리즘)

  • Kim, Yun-Hong
    • Journal of KIISE:Computer Systems and Theory
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    • 제28권4호
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    • pp.204-212
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    • 2001

  • 본 논문에서는 조합논리회로의 테스트 컴팩션을 위한 두 가지 효율적인 알고리즘을 제안한다. 제안된 알고리즘들은 각각 동적인 컴팩션 기법과 정적인 컴팩션 기법을 사용하고 있으며, 실험을 위해 기존의 ATPG시스템인 ATALANTA에 통합 구현하였다. ISCAS85와 ISCAS89(완전스캔 버전) 벤치마크 회로에 대한 실험에서 본 시스템은 기존에 발표된 다른 컴팩션 알고리즘에 비하여 보다 작은 테스트 집합을 보다 빠르게 생성하였으며, 실험 결과를 통하여 제안된 알고리즘들의 유효성을 입증할 수가 있었다.

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A study on the generation of test benches from a C-like test scenario description (C 언어 중심의 테스트 시나리오 기술을 허용하는 테스트벤치 자동화 도구의 개발에 관한 연구)

  • 정성헌;장경선;조한진
    • Proceedings of the IEEK Conference
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    • 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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    • pp.93-96
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    • 2002

  • It is said that the verification effort occupies about 50-70 percent of the total effort of a System-On-A-Chip. This paper aims to develop a test bench automation tool based on the abstraction of the interface protocols. This tool will allow designers to describe their test benches in a high level language such as C rather than VHDL or Verilog. It helps designers to save their verification time and effort.

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