• The Journal of Korean Institute of Communications and Information Sciences
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• v.19 no.3
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• pp.560-572
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• 1994

This paper describes a design of RAKE receiver for the cellular CDMA mobile communication system on the multipath fading channel. To measure impulse response on the multipath fading environment. partial correlation properties of short PN code that transmitted at a cell site through the pilot channel was used. We used 12 despread paths for compensating about 10 s multipath spread and proposed the compensation algorithm. For processing of digital converted input signal, we proposed full digitalized logics and its validity was verified by computer and timing simulation.

• Annual Conference of KIPS
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• 2002.04b
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• pp.809-812
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• 2002

본 논문은 RSA 암호시스템에서 고속 모듈러 곱셈을 위한 최적화된 시스톨릭 어레이의 설계를 제안한다. 제안된 방법에서는 미리 계산된 가산결과를 사용하여 개선된 몽고메리 모듈러 곱셈 알고리듬을 제안하고, 고속 모듈러 곱셈을 위한 새로운 구조의 시스톨릭 어레이를 설계한다. 미리 계산된 가산결과를 얻기 위해 CLA(Carry Look-ahead Adder)를 사용하였으며, 이 가산기는 덧셈연산에 있어서 캐리전달 지연이 제거되므로 연산 속도를 향상 시킬 수 있다. 제안된 시스톨릭 구조는VHDL(VHSlC Hardware Description Language)을 사용하여 동작적 수준을 기술하였고, Ultra 10 Workstation 상에서 $Synopsys^{TM}$ 툴을 사용하여 합성 및 시뮬레이션을 수행하였다. 또한, FPGA 구현을 위하여 Altera MaxplusII를 사용하여 타이밍 시뮬레이션을 수행하였고, 실험을 통하여 제안한 방법을 효율성을 확인하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.5
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• pp.91-97
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• 2004

A digital over-sampling noise-shaping coder to achieve the processing accuracy for the audio signal bandwidth is designed. In order to implement an optimized design of the noise-shaping coder as a form of U (intellectual property), circuit design techniques that optimize the multiplication and the ROM architectures are proposed with emphasis on the low-voltage operation under 2.0 V and the minimization of the hardware resources. In the design and verification methodology, the overall architectures and the internal bit width have been determined through behavioral simulations. The overall performances including timing margin have been estimated through transistor-level simulations. Furthermore, the test results of the implemented chip using a 0.35-${\mu}{\textrm}{m}$ standard CMOS process proposed the validity of the proposed circuits and the design methodology.

• Transactions of the Korean Society of Mechanical Engineers
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• v.13 no.3
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• pp.500-507
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• 1989

The improvement of volumetric efficiency of air charging into combustion chamber is a primary requirement to obtain better mean effective pressure of an engine. Since parameters such as the air resistances in intake and exhaust flow passages, valve lift and valve timing influence greatly to the volumetric efficiency, it is very convenient and time saving if we can optimize these parameters by computation before we enter into long time fact finding engine tests. In this study we have developed a semi-empirical engine simulation program for the determinations of intake and exhaust valve timings, valve lifts, intake and exhaust port diameters in order to obtain highest volumetric efficiency. In this computation it requires only the measured variational pressures in intake and exhaust port. Using these variational pressures as an input data for our simulation program, we can calculate volumetric efficiency more accurately and can save computing time drastically. To confirm the validity of our simulation program we have made engine operation test in parallel and taken the experimental data. Comparing the computation result with the experimental data obtained through real engine test it has shown only the difference of 3%.

• Proceedings of the Korea Society for Industrial Systems Conference
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• 2006.05a
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• pp.119-123
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• 2006

본 논문에서는 마이크로프로세서의 기능을 수행하는 데 필수적이며 사용빈도가 높은 총 64개의 명령어를 정의한 후 이를 처리할 데이터패스를 구성해 스테이트 머쉰으로 제어하는 방식으로 실용적 8비트 마이크로프로세서를 VHDL로 설계를 하고 FPGA로 구현했다. 통상 마이크로프로세서 관련 논문에서는 기능적 시뮬레이션까지만 했거나, 인터럽트 기능이 없든지, 하드웨어로 구현을 하지 않았거나, 또는 개발 관련 내용이 자세히 제시되지 않았었다. 본 논문에서는 데이터 이동, 논리, 가산 연산뿐만 아니라 분기, 점프 연산도 실행할 수 있도록 해 연산 및 제어용도에 적합하도록 하였고, 스택, 외부 인터럽트 기능까지도 지원하도록 해 그 자체로서 완전한 실용적 마이크로프로세서가 되도록 하였다. 또한 프로그램 ROM까지도 칩 안에 넣어 전체 마이크로프로세서를 단일 칩으로 구현하였다. 타이밍 시뮬레이션으로 검증 후 제작 과정을 통해, 설계된 마이크로프로세서가 정상적으로 동작함을 확인하였다. Altera MAX+.PLUS II 통합개발환경 하에서 EP1K50TC144-3 FPGA 칩으로 구현을 하였고 최대 동작주파수는 9.39MHz까지 가능했고 사용한 로직 엘리먼트의 개수는 2813개로서 논리 사용률은 97%이었다.

• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.14 no.4
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• pp.219-225
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• 2014

The New efficient Mux-based scan latch cell design and scan test of LOS/LOC modes are proposed for detection of delay faults in digital logic circuits. The proposed scan cell design can support LOS(Launch-off-Shift) and LOC(Launch-off-Capture) tests with high fault coverage and low scan power and it can alleviate the problem of the slow selector enable signal and hold signal by supporting the logic capable of switching at the operational clock speeds. Also, it efficiently controls the power dissipation of the scan cell design during scan testing. Functional operation and timing simulation waveform for proposed scan hold cell design shows improvement in at-speed test timing in both test modes.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.43 no.2 s.344
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• pp.56-65
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• 2006

In this paper, we introduce modified difference type symbol timing detection method of simple structure and show the relations between S/N ratio and timing detection performance which less influenced by multipath channel delay profile and added noise level and it show very exact GI detection performance characteristics. In the computer simulations, 4 symbol time duration of short and long training of IEEE802.11a standard OFDM frame are used for symbol synchronization timing detection. The computer simulation results show the very exact symbol timing detection performance characteristic within 1 sample error of OFDM signal regardless channel delay profile from minimn phase channels of phase rotation ${\pi}/2$ to non-minimum phase channels of phase rotation ${\pi}/2$ of received OFDM signal and added noise level in channel.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.05a
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• pp.89-92
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• 2008

정보화 사회가 진행되어감에 따라 카메라 센서, 디지털 카메라, 휴대폰, 영상 관련디지털 기기들이 증가하고 이로 인하여 영상정보 서비스 기술의 중요성이 크게 부각되었다. 특히 멀티미디어 응용서비스 기술에서는 영상 정보가 필수적인데, 그 영상 정보의 양이 너무 방대하여 압축 부호화를 하여 사용되고 있다. 본 논문에서는 정지영상압축 방법 중 JPEG표준에서 제시한 4가지 동작 모드 중 베이스라인을 기반으로 하는 JPEG 알고리즘을 연구하여 허프만코팅 기반의 엔트로피 디코더의 불규칙적인 데이터 입출력타이밍의 효과적인 제어를 통해 Motion JPEG에서 동작 가능한 디코더를 C언어를 통해 시뮬레이션하고 최적화된 결과를 VHDL로 구현하였다.

• Proceedings of the IEEK Conference
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• 2005.11a
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• pp.889-892
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• 2005

본 논문에서는 VPN을 위한 IPSec 암호 프로세서의 설계 및 구현에 관하여 기술한다. IPSec 암호 프로세서의 기밀성 서비스를 위한 암호엔진은 DES, 3 DES, SEED, 그리고 AES 알고리듬 등을 사용하여 설계하였고, 인증 및 무결성 보안 서비스를 위한 인증엔진은 HMAC(The Hashed Message Authenticat ion Code)-SHA-1을 기본으로 설계하였다. 제안된 암호 프로세서는 Verilog를 사용하여 구조적 모델링을 행하였으며, Xilinx사의 ISE 6.2i 툴을 이용하여 논리 합성을 수행하였다. FPGA 구현을 위해서 Xilinx ISE 6.2i툴과 Modelsim을 이용하여 타이밍 시뮬레이션을 수행하였다.

• Proceedings of the KIPE Conference
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• 2011.11a
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• pp.209-210
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• 2011

본 논문은 3레벨 NPC 인버터의 중성점 전위 변동 시 퍼지제어기를 이용한 중성점 전위 제어 방법을 제안한다. 오프셋 전압을 퍼지제어기의 입력으로 하여 공간벡터의 스위칭 타이밍의 조절변수를 출력함으로써 기존의 오프셋 전압의 복잡한 수학적 모델링 없이 쉽고 간단하게 중성점 전압을 제어한다. 제안하는 제어기법의 우수성을 보이기 위하여 10kW급 계통연계 3-레벨 NPC인버터 모델을 기반으로 시뮬레이션을 수행하였다.