• The Transactions of the Korea Information Processing Society
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• v.5 no.11
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• pp.2980-2988
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• 1998

This paper describes the design of asynchronous adders based on carry selection and carry bypass techniques. The designs are faster than existing asynchronous adders which are based on ripple carry technique. It is caused by reducing the carry transfer time by using carry selection and carry bypass techniques. Also, the design uses tree structure to reduce the completion sensing time. The proposed adders are designed with CMOS domino logic and experimented with HSPICE simulator. Experimental results show that the proposed adders can be faster about 50% in average cases than previous ripple carry adders.

• Proceedings of the Korean Information Science Society Conference
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• 2006.06a
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• pp.319-321
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• 2006

본 논문에서는 다양한 캐리 전달 방식(carry propagation scheme)이 단일 가산기 설계를 위하여 복합적으로 사용되는 가산기 구조물 제안하며. 이를 통하여 보다 향상된 delay-area trade-off 점들을 갖는 설계공간을 생성한다. 제안된 구조의 가산기는 각기 다른 캐리전달 방식의 하부 가산기 블록들을 캐리 입/출력 신호를 선형으로 연결한 구조이며, 기존의 단일 캐리전달 방식의 가산기와 달리, 다양한 delay-area trade-off 특성을 갖는 여러 종류의 캐리전달 방식을 비트 수준에서 조합하여 사용함으로써 보다 섬세한 delay-area 설계공간을 생성해낼 수 있다. 그러나, 제안된 가산기 구조의 설계공간은 다양한 캐리전달 방식이 비트 수준에서 할당되므로, 할당가능한 설계 조합은 설계하고자 하는 가산기의 비트 폭과 고려하는 캐리전달 방식의 수에 비례하여 폭발적으로 증가하게 된다. 따라서, 제안된 가산기의 효율적이며, 자동화된 설계공간 탐색 방범이 요구된다. 본 논문에서는 이를 해결하기 위하여 정수 선형 프로그래밍 (Integer Linear Programming, ILP) 방법을 이용하여 제안한 가산기의 최적화 문제를 형식화함으로써 효과적인 설계공간의 탐색 방법을 제안하였다.

• Proceedings of the IEEK Conference
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• 1998.06a
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• pp.843-846
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• 1998

산술연산을 수행하는 가산기는 ALU(arithmetic logic unit)의 성능을 좌우하는데 매우 중요한 역할을 하며, 어떠한 캐리 생성 방식을 사용하는냐에 따라 그 성능이 결정될 수 있다. RCA(Ripple carry adder)는 간단하고, 쉬운 설게로 널리 사용되자만, 캐리의 전파지연 문제로 인해 고속의 가산기 응용에의 부적합하다. 또한, CLA(carry lookahead adder)방식의 가산기는 캐리의 지연시간이 가산기의 단수와 무관하므로, 연산속도를 높일 수 있는 장점이 있지만 더하고자 하는 bit의 수가 클수록 회로가 매우 복잡해지는 큰 단점을 가지고 있다. 따라서, 본 논문에서는 간단하면서도 성능이 우수한 64bit 가산기를 설계하고 시뮬레이션을 통하여 설계된 회로의 우수성을 증명하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.33 no.1C
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• pp.131-139
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• 2008

This paper presents a scalable dual-field Montgomery multiplier based on a new multi-precision carry save adder(MP-CSA), which operates in both types of finite fields GF(p) and GF($2^m$). The new MP-CSA consists of two carry save adders(CSA). Each CSA is composed of n = [w/b] carry propagation adders(CPA) for a modular multiplication with w-bit words, where b is the number of dual field adders(DFA) in a CPA. The proposed Montgomery multiplier has roughly the same timing complexity compared with the previous result, however, it has the advantage of reduced chip area requirements. In addition, the proposed circuit produces the exact modular multiplication result at the end of operation unlike the previous architecture. Furthermore, the proposed Montgomery multiplier has a high scalability in terms of w and m. Therefore, it can be used to multiplier over GF(p) and GF($2^m$) for cryptographic applications.

• The Journal of the Korea Contents Association
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• v.17 no.8
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• pp.53-65
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• 2017

These days, one of the most influential media content on children is 'Carrie and toys'. This content have caused the children to imitate play. There were several features in this play. First, children who play 'Carrie' pursue pleasure voluntarily and positively. But it took a thorough preparation to get that pleasure. Second, the motivation for play was ambiguous. It is a play that follows the person who plays. In the scene of enjoying the play, the inner motivation is obvious, but in the play which follows the play person, it showed the expectation of the external factor, the other person's attention. Third, this play has high regularity and low degree of freedom. The children proceeded to play in a typical sequence and dialogue. Parts that can be freely freed are often scaled down and finished in a formalized form. Fourth, 'Carrie play' built a solid play world. The worlds of play have been established and participants have a new name. But there is no diffusibility.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.13 no.4
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• pp.139-149
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• 2003

In this paper a hardware design of area-efficient hash processor which implements MD5 algorithm using hardware sharing and carry-save addition schemes is described. To reduce area, the processor adopts hardware sharing scheme in which 1 step operation is divided into 2 substeps and then each substep is executed using the same hardware. Also to increase clock frequency, three serial additions of substep operation are transformed into two carry-save additions and one carry propagation addition. The MD5 hash processor is designed using 0.25 $\mu\textrm{m}$CMOS technology and consists of about 13,000 gates. From timing simulation results, the designed MD5 hash processor has 465 Mbps hash rates for 512-bit input message data under 120 MHz operating frequency.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.21-23
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• 2000

고속 회로 합성에 있어서, Wallace 트리 스타일은 연산을 위한 가장 효율적인 수행방식의 하나로 인식되어 졌다. 그러나, 이러한 방법은 빠른 곱셈기의 수행이나 여러 가지 연산수행에 있어, 입력 시그널을 고려하지 않은 일반적인 구조로 수행되어졌다. 본 논문은 연산기에 있어서 이러한 제한점을 극복하는 문제를 다룬다. 우리는 캐리-세이브 방법을 덧셈, 뺄셈, 곱셈이 혼합되어 일T는 일반적인 연산 회로에 적용한다. 그 결과 효율적인 회로를 생성하며, 시그널들이 임의의 도달시간에 대해 회로의 도달시간을 최적화 한다. 또한, 우리는 최적 지연시간의 캐리-세이브 가산회로를 생성하는 효율적인 알고리즘을 제안하였다. 우리는 이러한 최적화 방법을 여러 고속 디지털 필터에 적용시켜 보았고 이는 기존의 비트 단위가 아닌 캐리-세이브 수행방법보다 5%에서 30%사이의 수행시간 향상을 가져왔다.

• Journal of the Korea Society of Computer and Information
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• v.4 no.3
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• pp.47-52
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• 1999

The efficiency of an adder which plays an important role in micro-process and DSP greatly depends on the kinds of carry generation method. So in this paper. I used both CLA excellent in the speed and CSA best in the chip-size. The 64bit adder is designed with high speed which is two optimum combination. Therefore this paper suggested the way of CLSA improving both speed and chip-size. and proved the excellence of the designed circuit.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.16-18
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• 2002

고속 회로 합성에 있어서, Wallace 트리 스타일은 연산을 위한 가장 효율적인 수행 방식의 하나로 인식 되어졌다. 그러나, 이러한 방법은 빠른 곱셈기의 수행이나 여러가지 연산수행 에 있어, 입력 시그널을 고려하지 않은 일반적인 구조로 수행되어졌다. 본 논문은 연산기에 있어서 이러한 제한점을 극복하는 문제를 다룬다. 우리는 캐리-세이브 방법을 덧셈, 뺄셈, 곱셈 이 혼합되어 있는 일반적인 연산 회로에 적용한다. 그 결과 효율적인 회로를 생성하며, 시그널 들의 임의의 시그널 스위칭 변화에 대해 회로의 전력 소모를 최적화 한다. 우리는 이러한 최적화 방법을 여러 디지털 필터에 적용시켜 보았고 이는 기존의 비트 단위가 아닌 캐리-세이브 수행방법보다 상당한 양의 전력 소모의 향상을 보였다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.627-629
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• 2000

루프를 병렬 처리하기 위해 공유 메모리 다중처리기에 루프를 할당하는 네 가지 기법들을 루프 캐리 종속성(loop-carried dependence)을 가진 루프의 할당에 적용하기 위해 하여 변형 후 그들의 성능을 비교 분석한다. 구현은 자바 쓰레드 환경에서 하였다. 또한, 반복들간에 종속 관계가 생기는 루프의 효율적 수행을 위해 CDSS(Carried-Dependence Self-Scheduling)할당 기법을 제안한다. 종속 거리, 쓰레드 수, 반복 수등을 다양하게 하여 시뮬레이션 해 본 결과 제안한 CDSS는 양호한 부하 균형을 유지하였으며 다른 기법들에 비해 루프 수행 시간을 줄여 효율적임을 알 수 있었다.