• 한국표면공학회:학술대회논문집
• /
• 한국표면공학회 2012년도 추계총회 및 학술대회 논문집
• /
• pp.123-123
• /
• 2012

최근 연구되고 있는 TSV(Through Silicon Via) 기술은 Si 웨이퍼 상에 직접 전기적 연결 통로인 관통홀을 형성하는 방법으로 칩간 연결거리를 최소화 할 수 있으며, 부피의 감소, 연결부 단축에 따른 빠른 신호 전달을 가능하게 한다. 이러한 TSV 기술은 최근의 초경량화와 고집적화로 대표되는 전자제품의 요구를 만족시킬 수 있는 차세대 실장법으로 기대를 모으고 있다. 한편, 납땜 재료의 주 원료인 주석은 주로 반도체 소자의 제조, 반도체 칩과 기판의 접합 및 플립 칩 (Flip Chip) 제조시의 범프 형성 등 반도체용 배선재료에 널리 사용되고 있다. 최근에는 납의 유해성 때문에 대부분의 전자제품은 무연솔더를 이용하여 제조되고 있지만, 주석을 이용한 반도체 소자가 고밀도화, 고 용량화 및 미세피치(Fine Pitch)화 되고 있기 때문에, 반도체 칩의 근방에 배치된 주석으로부터 많은 알파 방사선이 방출되어 메모리 셀의 정보를 유실시키는 소프트 에러 (Soft Error)가 발생되는 위험이 많아지고 있다. 이로 인해, 반도체 소자 및 납땜 재료의 주 원료인 주석의 고순도화가 요구되고 있으며, 특히 알파 방사선의 방출이 낮은 로우알파솔더 (Low Alpha Solder)가 요구되고 있다. 이에 따라 본 연구는 4인치 실리콘 웨이퍼상에 직경 $60{\mu}m$, 깊이 $120{\mu}m$의 비아홀을 형성하고, 비아 홀 내에 기능 박막증착 및 전해도금을 이용하여 전도성 물질인 Cu를 충전한 후 직경 $80{\mu}m$의 로우알파 Sn-1.0Ag-0.5Cu 솔더를 접합 한 후, 접합부 신뢰성 평가를 수행을 위해 고속 전단시험을 실시하였다. 비아 홀 내 미세구조와 범프의 형상 및 전단시험 후 파괴모드의 분석은 FE-SEM (Field Emission Scanning Electron Microscope)을 이용하여 관찰하였다. 연구 결과 비아의 입구 막힘이나 보이드(Void)와 같은 결함 없이 Cu를 충전하였으며, 고속전단의 경우는 전단 속도가 증가할수록 취성파괴가 증가하는 경향을 보였다. 본 연구를 통하여 전해도금을 이용한 비아 홀 내 Cu의 고속 충전 및 로우알파 솔더 볼의 범프 형성이 가능하였으며, 이로 인한 전자제품의 소프트에러의 감소가 기대된다.

• 사물인터넷융복합논문지
• /
• 제10권3호
• /
• pp.19-24
• /
• 2024

최근 빅데이터, 클라우드 컴퓨팅, 인공지능 등 대용량 데이터 처리 기술의 발전에 따라 데이터센터와 엔터프라이즈 환경에서 고성능 저장장치에 대한 요구가 증가하고 있다. 특히 저장장치의 빠른 데이터 응답 속도는 전체 시스템 성능을 좌우하는 핵심 요소이다. 이에 NVMe(Non-Volatile Memory Express) 인터페이스 기반 SSD(Solid State Drive)가 주목받고 있으나, 다수 호스트의 대량 데이터 입출력 요청을 동시에 처리하는 과정에서 새로운 병목 현상이 발생하고 있다. SSD는 일반적으로 호스트 요청을 내부 큐에 순차적으로 쌓아 처리하는 방식을 취한다. 이때 긴 전송 길이 요청이 먼저 처리되면 짧은 요청들이 장기간 대기하여 평균 응답 시간이 증가한다. 이 문제를 해결하기 위해 데이터 전송 시간제한과 데이터 분할 전송 방법이 제안되었으나 근본적인 해결책이 되지 못했다. 본 논문에서는 저장장치 내부 데이터 처리 스케줄링 전략인 DQBS(Dual Queue Based Scheduling Scheme)를 제안한다. 이 방식은 이중 큐 기반의 스케줄링 전략으로 하나의 큐에서는 요청 순서를, 다른 큐에서는 전송 길이를 기준으로 데이터 전송 순서를 관리한다. 그리고 요청 시간과 전송 길이를 종합적으로 고려하여 효율적인 데이터 전송 순서를 결정한다. 이를 통해 대기 시간이 긴 요청과 짧은 요청을 균형있게 처리할 수 있어 전체 평균 응답 시간을 단축시킬 수 있다. 실제 시뮬레이션 결과, 제안 기법은 기존 순차 처리 방식 대비 월등히 향상된 성능을 보였다. 본 연구는 고성능 SSD 환경에서 데이터 전송 효율을 극대화하는 스케줄링 기법을 제시하여, 차세대 고성능 저장 시스템의 발전에 기여할 수 있을 것으로 기대된다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
• /
• 제8권1호
• /
• pp.88-95
• /
• 2002

1985년 N. Koblitz와 V. Miller가 각각 독립적으로 제안한 타원곡선 암호시스템(ECC : Elliptic Curve Cryptosystems)은 보다 짧은 비트 길이의 키만으로도 다른 공개키 시스템과 동일한 수준의 안전도를 유지할 수 있다는 장점을 인해 IC 카드와 같은 메모리와 처리능력이 제한된 하드웨어에도 이식가능 하다. 또한 동일한 유한체 연산을 사용하면서도 다른 타원곡선을 선택할 수 있어서 추가적인 보안이 가능하기 때문에 고수준의 안전도를 유지하기 위한 차세대 암호 알고리즘으로 각광 받고 있다. 본 논문에서는 효율적인 타원곡선 암호시스템을 구현하는데 있어 가장 중요한 부분 중 하나인 타원곡선 상의 점을 고속으로 연산할 수 있는 전용의 기저체 연산기 구조를 제안하고 실제 구현을 통해 그 기능을 검증한다. 그리고 기저체 연산의 면밀한 분석을 통해 역원 연산기의 하드웨어 구현을 위하여 최적인 단위 연산항의 도출에 기반을 둔 효율적인 방법론을 제시하고, 이를 바탕으로 현실적인 제한 조건하에서 구현 가능한 수준의 게이트 수를 가지는 고속의 역원 연산기 구조를 제안한다. 또한, 본 논문에서는 제안된 방법론을 바탕으로 실제 구현된 설계회로가 기존 논문에서 비해 게이트 수는 약 8.8배가 증가하지만, 승법연산 속도는 약 150배, 역원연산 속도는 약 480배 정도 향상되는 우수한 연구 결과가 얻어짐을 보인다. 이것은 병렬성을 적용함으로서 당연히 얻어지는 속도면에서의 이득을 능가하는 성능으로, 본 논문에서 제안한 구조의 우수성을 입증하는 결과이다. 실제로, 승법 연산기의 속도에 관계없이 역원연산의 수행시간은 [lo $g_2$(m-1)]$\times$(clock cycle for one multiplication)으로 최적화가 되며, 제안한 구조는 임의의 유한체 $F_{2m}$에 적용가능하다. 제안한 전용의 연산기는 암호 프로세서 설계의 기초자료로 활용되거나, 타원곡선 암호 시스템 구현시 직접 co-processor 형식으로 임베드 되어 사용할 수 있을 것으로 사료된다.다.