• Proceedings of the Korean Information Science Society Conference
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• 2012.06d
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• pp.436-438
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• 2012

미래인터넷에 대한 연구가 시작되면서 새로운 네트워크 구조 및 프로토콜에 대한 실험을 용이하게 할 수 있는 소프트웨어 라우터에 대한 관심이 높아지고 있다. 고성능 소프트웨어 라우터를 구현하는 데에 있어서 해결하여야 하는 한가지 문제는 고속의 IP 주소 검색 기능의 구현이다. 최근에 고성능 IP 주소 검색 기능을 GPU의 병렬성을 이용하여 해결하려는 시도가 행해지고 있다. 본 논문에서는 GPU에 적합한 구조를 지닌 고성능의 IP 주소 검색 방법을 제안한다. GFLE라고 명명한 이 방법은 해시 테이블 기반 하에서 GPU에서 캐시 히트를 높일 수 있는 구조를 추가한 것이다. 제안한 방법은 실제 백본 라우터의 라우팅 테이블을 사용한 실험을 통하여 약 180 Mpps의 IP 주소 검색 성능을 나타내며, 기존에 발표된 방법에 비하여 프리픽스 갱신이 용이하다는 장점을 지니고 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.10c
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• pp.366-368
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• 2000

현재 인터넷은 매우 빠른 속도로 커가고 있으며 기존의 인터넷 하부구조(infrastructure), 특히 라우터에 커다란 부담이 되고 있다. IP 주소 검색은 라우터에 들어오는 패킷의 출력 링크를 위해 전송 테이블에서 가장 길게 일치하는 프리픽스를 찾는 것이다. 이러한 작업은 매우 복잡하고 고속의 라우터에 커다란 병목이 되고 있으며 이를 해소하기 위해서는 하드웨어기반의 빠른 IP 주소 검색 기법이 필요하다. 본 논문은 유니 캐스트 상에서 전송 테이블의 크기와 검색 시간을 줄이고 점차적인 갱신이 가능한 하드웨어기반의 알고리즘을 제시하고 다른 하드웨어 기반의 알고리즘과 성능을 비교한다. 제시한 알고리즘은 작은 크기의 SRAM과 단순한 로직의 하드웨어로 구현되기 때문에 값이 싸고 파이프라인으로의 구성이 가능하기 때문에 빠른 IP 주소 검색이 가능하다. 10ns의 SRAM으로 구현할 경우, 초당 100$\times$106의 검색이 가능하고 이는 지금까지 제안된 알고리즘보다 빠른 검색을 제공할 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.329-330
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• 2000

기가비트 속도를 지원하는 고속 라우터의 IP 주소 검색은 소프트웨어로 구현할 수 없다는 일부의 믿음과는 달리 소프트웨어만으로도 고속 IP 주소 검색의 구현이 가능하다. 기가비트 라우터의 IP 주소 검색은 최장 프로픽스일치 기법을 사용하여 라우팅 엔트리를 검색하는데, 56Gbps 속도를 지원하기위해서는 평균 513byte의 패킷을 800 nsec 이하의 속도로 처리하여야 한다. 본 논문에서는 범용 펜티엄 프로세서의 캐쉬 크기에 적합한 고속 라우팅을 위한 포워딩 테이블 구조를 제안하였으며, 400 MHz의 페티엄 II 프로세서를 이용한 실험에서 초당 수백만개의 IP 주소 검색을 실현하였다. 제안된 포워딩 테이블은 약 48,000여개의 실제 라우팅 엔트리에 대해 284Kbyte의 매우 작은 크기로 작성되었는데, 이 크기는 펜티엄 프로세서의 L2 케쉬에 저장될 수 있는 작은 크기이다. 제안된 포워딩 테이블을 이용한 평균 검색 시간은 라우팅 테이블 별로 320~530 nsec가 소요되었다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.04a
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• pp.325-327
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• 2001

IP 주소 검색은 고속 인터넷 라우터의 병목 지점이다. 소프트웨어 기반의 IP 주소 검색은 많은 경우, 트라이(trie)를 자료구조로 사용하고 있는데, 트라이에서의 가장 큰 문제점은 레벨별 검색이 메모리 접근 횟수와 비례한다는 점이다. 메모리 검색은 프로세서의 다른 연산에 비해서 시간을 많이 소모하는 작업이므로 검색 횟수를 줄임으로써 IP 주소 검색 시간을 단축할 수 있고, 이는 곧 라우터의 성능 향상을 의미한다. 본 논문에서는 트라이에 대해서 메모리 접근 횟수를 줄이는 효율적이고 간단한 기법을 제안하고 그 성능을 분석한다. 제안되는 기법을 적용하였을 때, 이진 트라이에 대해서 약 34%의 추가적인 메모리 사용으로 약 10% 정도의 성능 향상을 얻을 수 있었다. 또한 이 기법은 트라이에 기반한 모든 자료 구조에 일반적(generic)으로 사용될 수 있는 장점을 가진다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.06a
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• pp.397-399
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• 2006

본 논문은 IP주소로 파악한 사용자의 지역정보를 이용하여 응용서비스를 제공하는 시스템에 관한 것으로 대량의 검색 질의를 하는 포털사이트에 최적화된 서비스를 하기 위하여 검색속도를 향상시킬 수 있는 데이터 구조를 적용한다. IP주소를 이용한 지역위치정보 검색시스템은 array를 이용한 flag, hashing을 이용한 cache, trio, 메모리 database 등의 자료구조를 이용하여, 각각을 실험을 통해 검색성능 향상에 미치는 영향을 평가한다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.34 no.4B
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• pp.403-418
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• 2009

IP version 6 (IPv6) is a new If addressing scheme that has 128-bit address space. IPv6 is proposed to solve the address space problem of IP version 4 (IPv4) which has 32-bit address space. For a given IPv6 routing set, if a forwarding table is built using a trio structure, the trio has a lot more levels than that for IPv4. Hence, for IPv6 address lookup, the binary search on trio levels would be more appropriate and give better search performance than linear search on trio levels. This paper proposes a new IPv6 address lookup algorithm performing binary search on trio levels. The proposed algorithm uses a Bloom filter in pre-filtering levels which do not have matching nodes, and hence it reduces the number of off-chip memory accesses. Simulation has been performed using actual IPv6 routing sets, and the result shows that an IPv6 address lookup can be performed with 1-3 memory accesses in average for a routing data set with 1096 prefixes.

• Journal of KIISE:Databases
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• v.36 no.2
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• pp.84-98
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• 2009

Various algorithms and architectures for IP address lookup have been studied to improve forwarding performance in the Internet routers. Previous IP address lookup architecture using Bloom filter requires a separate Bloom filter as well as a separate hash table in each prefix length, and hence it is not efficient in implementation complexity. To reduce the number of hash tables, it applies controlled prefix expansion, but prefix duplication is inevitable in the controlled prefix expansion. Previous parallel multiple-hashing architecture shows very good search performance since it performs parallel search on tables constructed in each prefix length. However, it also has high implementation complexity because of the parallel search structure. In this paper, we propose a new IP address lookup architecture using all-length Bloom filter and all-length multiple hash table, in which various length prefixes are accomodated in a single Bloom filter and a single multiple hash table. Hence the proposed architecture is very good in terms of implementation complexity as well as search performance. Simulation results using actual backbone routing tables which have $15000{\sim}220000$ prefixes show that the proposed architecture requires 1.04-1.17 memory accesses in average for an IP address lookup.

• The KIPS Transactions:PartC
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• v.10C no.5
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• pp.641-646
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• 2003

Packet processing speed of routers as well as transmission speed of physical links gives a great effect on IP packet transfer rate in Internet. The router forwards a packet after determining the next hop to the packet's destination. IP address lookup is a main design issue for high performance routers. In this paper, we propose a partitioned compressed-trie for speeding-up IP address lookup algorithms based on tie data structure by exploiting path compression. In the ,proposed scheme, IP prefixes are divided into several compressed-tries and lookup is performed on only one partitioned compressed-trie. Memory access time for IP address lookup is lessen due to compression technique and memory required for maintaining partition does not increased.

• The KIPS Transactions:PartA
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• v.10A no.5
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• pp.453-462
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• 2003

IP address lookup of router searches and decide proper output link using destination address of IP packet that arrie into router. The IP address lookup is essential part in te development of high-speed router needed to high-speed backbone network as one of bottleneck of router performance. This paper introduces DTC data structure that can support gigabit IP address lookup by dynamic trie compression technique that just uses small memory in conventional Pentium CPU. When make a forwarding table by trie compression, the DTC can dynamically select a size of data structure with considering correlation between table's size and searching speed. Also, when compress the prefix trie, DTC makes IP address lookup on the forwarding table of a search on the high speed SRAM cache by minimizing the size of data structure reflecting the structure of the trie. In the experiment result, the DTC data structure recorded performance of maximum $12.5{\times}10^5$ LPS (lookup per second) in conventional Pentium CPU through a dynamic building of most suitable compression over variety of routing tables.

• The Journal of the Korea Contents Association
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• v.13 no.2
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• pp.44-51
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• 2013

Routers should perform fast IP address lookup for Internet to provide high-speed service. In this paper, we present a hybrid parallel IP address lookup structure composed of four-stage pipeline. It achieves parallelism at low cost by using multiple SRAMs in stage 2 and partitioned TCAMs in stage 3, and improves the performance through pipelining. The smart distributor in stage 1 does not transfer any IP address identical to previous one toward the next stage, but only uses the result of the previous lookup. So it improves throughput of lookup by caching effects, and decreases the access conflict to TCAM bank in stage 3 as well. In the last stage, the reorder buffer rearranges the completed IP addresses according to the input order. We evaluate the performance of our parallel pipelined IP lookup structure comparing with previous hybrid structure, using the real routing table and traffic distributions generated by Zipf's law.