• 한국항행학회논문지
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• 제23권5호
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• pp.452-459
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• 2019

본 논문에서는 원격 측정 시스템 파라미터에 대한 실시간 업데이트가 가능한 PCM (pulse code modulation) 엔코더 구조에 대해 기술한다. PCM 엔코더 내부에는 FPGA (filed programmable gate array), flash 메모리, 센서 데이터 계측을 위한 아날로그 신호 조절부를 구성하였다. PCM 엔코더의 FPGA 내부에 로직을 통해 UART (universal asynchronous receiver/transmitter) 통신, 아날로그 신호 조절부 제어, flash 메모리 제어, 프레임 구성이 가능하다. UART 통신을 이용해 PC에서 파라미터 데이터를 PCM 엔코더에게 송신할 수 있으며, flash 메모리가 제어되어 원격 계측 시스템의 파라미터가 실시간으로 업데이트 되어 최종적으로 프레임이 구성된다. 시뮬레이션과 검증을 통해 파라미터 데이터의 실시간 업데이트 여부에 대해 확인하였으며, 제안된 구조를 이용하여 유연성과 편의성을 높인 원격 계측 시스템을 구성할 수 있음을 확인하였다.

• 한국추진공학회지
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• 제19권5호
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• pp.1-14
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• 2015

아음속에서 초음속까지 운용되어야 하는 초음속 터빈엔진의 경우, 엔진 운용 공기량이 범위가 넓고 추력 및 연료소모율 등의 엔진 성능에 대해 요구조건이 높으므로 가변시스템 및 이를 제어하기 위한 최적의 제어로직 개발이 반드시 필요하다. 본 연구에서는 압축기 가변 시스템이 적용된 가스터빈 성능해석 모델 및 제어기법을 개발하였다. 그리고 터빈 노즐 가변에 따른 엔진 운용 특성을 분석하였다. 또한 가변 시스템을 구동하는 액추에이터에 대한 개념 설계를 수행 하였다. 저바이패스비 혼합흐름 터보팬 엔진에 대한 탈설계점에서의 성능해석을 수행하였으며, 제어기법을 적용하여 탈설계점에서의 서지마진을 확보할 수 있었다.

• 대한전자공학회논문지SD
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• 제40권6호
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• pp.431-441
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• 2003

본 논문은 FPGA를 이용하여 시퀀스 제어용 32비트 마이크로프로세서를 설계하였다. 이를 위해 VHDL을 이용하여 톱-다운 방식으로 마이크로프로세서를 설계하였으며, 고속처리의 문제점을 해결하기 위해 프로그램 메모리부와 데이터 메모리부를 분리하여 설계함으로써 인스트럭션을 페치 하는 도중에 시퀀스 명령을 실행할 수 있는 Harvard 구조로 설계하였다. 또한 마이크로프로세서의 명령어들을 시퀀스제어에 적합하도록 RISC형태의 32 비트 명령어로 고정하여 명령어의 디코딩 시간과 데이터 메모리의 인터페이스 시간을 줄였다. 특히 설계된 마이크로프로세서의 실시간 디버깅 기능을 구현하기 위해 싱글 스텝 런, 일정 프로그램 카운터 브레이크, 데이터 메모리와 일치시 정지 기능 등을 구현함으로써 구현된 프로세서의 디버깅을 쉽게 하였다. 또한, 시퀀스제어에 적합한 펄스명령, 스텝 콘트롤 명령, 마스터 콘트롤 명령 등과 같은 비트 조작 명령과, BIN형과 BCD형 산술명령, 배럴 쉬프트명령 등을 구현하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 자이링스(Xilinx)사의 V600EHQ240(60만 게이트)과 Foundation 4.2i를 사용하여 로직을 합성하였다. Foundation 합성툴 환경에서 시뮬레이션과 실험에서 성공적으로 수행되었다. 본 논문에서 구현된 시퀀스 제어용 마이크로프로세서의 우수성을 보이기 위해 시퀀스제어용 명령어를 많이 가지고 있는 Hitachi사의 마이크로프로세서인 H8S/2148과 성능을 비교하여 본 논문에서 설계된 시퀀스 제어용 프로세서가 우수함을 확인하였다.

• 한국항공우주학회지
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• 제38권12호
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• pp.1217-1222
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• 2010

본 논문은 근접감시 무인항공기(KUS-9)의 비행제어 소프트웨어(S/W) 개발 과정과 모델기반 개발 기술 적용 결과를 다룬다. 대표적인 상용 모델기반 설계도구인 MATLAB $Simulink^{(R)}$를 활용하여 통합개발 환경을 구축하고 비행제어법칙, 운용로직, 비행 시뮬레이션 모델, HILS(Hardware-in-the-Loop Simulation) 시스템 모델을 설계하였다. 설계 과정에서 요구사항 충족을 위한 시뮬레이션 및 동료검토를 수행하고 DO-178B 검증 도구를 이용하여 모델을 검증한 후 S/W시험 도구를 통해 C코드의 무결성을 검증하였다. 탑재 소프트웨어는 두 기종의 하드웨어 및 실시간운용체제(${\mu}C$/OS-II, VxWorks)에 탑재하여 HILS시험과 비행시험을 수행하였다. 모델기반 개발 기법을 적용함으로써 S/W 재사용성과 확장성을 확보하고 자동코드생성 기술을 이용하여 고신뢰 비행제어 S/W를 단기간에 성공적으로 개발하였다.

• 전자공학회논문지
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• 제51권11호
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• pp.187-192
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• 2014

카메라와 같이 연속적인 영상을 제공하는 환경에서 특징 점들을 추출하기 위해 다양한 알고리즘들이 연구되고 있다. 특히, FAST (Feature from Accelerated Segment Test) 알고리즘은 연산 구조가 간단하고 실시간 특징 점 추출이 용이하여 FPGA 기반 하드웨어 가속기로 구현되어 사용되고 있다. 사용된 FAST 하드웨어 가속기는 특징 점을 추출하기 위해 임계값을 필요로 한다. 임계값은 영상에서 추출되는 특징 점의 기준이 되는 값으로, 값의 크기에 따라 추출되는 특징 점의 개수가 정해질 뿐만 아니라 전체 수행시간에도 영향을 주기 때문에, 일정한 수행시간 동안에 많은 특징 점들을 추출하기 위해서는 적절한 임계값 제어 방법이 요구된다. 본 논문에서는 임계값 제어를 위해 PI 제어기를 제안한다. 제안한 PI 제어기는 시험 영상들을 통해 기능 및 성능을 검증하였고, Xilinx Vertex IV FPGA 기반의 로직으로 구현 비용을 계산하였다. 제안한 PI 제어기는 47개의 Flip Flops, 146개의 LUTs, 그리고 91개의 Slices을 사용해, FAST 하드웨어 가속기 2.1%의 Flip Flop, 4.4%의 LUTs, 그리고 4.6%의 Slice에 해당하는 적은 비용으로 구현되었다.

• 한국컴퓨터정보학회논문지
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• 제9권1호
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• pp.63-70
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• 2004

본 논문에서는 자체적으로 개발된 항공기의 적외선 열상표적 시스템의 모델링, 설계, 성능시험 결과 등에 대하여 기술한다. 개발된 시스템은 적외선 형상과 강도를 제어할 수 있도록 설계되어서 적외선 형상과 방사되는 강도가 실물 항공기와 유사하다. 본 논문에서 제시한 기술을 적용한 결과 완전가동 상태에서 실물항공기의 적외선열상 이미지와 같은 열상을 만드는데 오직 30㎾정도의 전력만을 소비됨을 확인하였다 성능실행시험 후에는 표적적응유도시험. 유도조종 로직시험 등과 같은 성능평가시험 단계를 통하여 본 논문에서 개발된 적외선 열상표적을 휴대용 대공유도무기의 표적으로 실용화하였다.

• 대한전기학회논문지:전력기술부문A
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• 제48권12호
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• pp.1554-1563
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• 1999

This paper presents the design of high speed processor for a sequence logic control using field programmable gate array(FPGA). The sequence logic controller is widely used for automating a variety of industrial plants. The FPGA designed by VHDL consists of program and data memory interface block, input and output block, instruction fetch and decoder block, register and ALU block, program counter block, debug control block respectively. Dedicated clock inputs in the FPGA were used for high speed execution, and also the program memory was separated from the data memory for high speed execution of the sequence instructions at 40 MHz clock. Therefore it was possible that sequence instructions could be operated at the same time during the instruction fetch cycle. In order to reduce the instruction decoding time and the interface time of the data memory interface, an instruction code size was implemented by 16 bits or 32 bits respectively. And the real time debug operation was implemented for easy debugging the designed processor. This FPGA was synthesized by pASIC 2 SpDE and Synplify-Lite synthesis tool of Quick Logic company. The final simulation for worst cases was successfully performed under a Verilog HDL simulation environment. And the FPGA programmed for an 84 pin PLCC package was applied to sequence control system with inputs and outputs of 256 points. The designed processor for the sequence logic was compared with the control system using the DSP(TM320C32-40MHz) and conventional PLC system. The designed processor for the sequence logic showed good performance.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2006년도 가을 학술발표논문집 Vol.33 No.2 (C)
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• pp.575-580
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• 2006

인터넷 네트워크에 존재하는 방화벽(Firewall) 또는 라우터(Router) 장비에서의 패킷 필터 기능은 모든 방화벽 장비의 기본적인 기능이 될 수 있다. 하지만 최근에 등장한 세션기반의 악의적 침입과 바이러스의 출현으로 패킷 필터기는 단순한 정적 패킷 필터 기능이 아닌 상태기반 패킷 필터의 동적 패킷 필터 기능을 요구하게 되었다. 또한 최근에 인터넷 속도가 급증하는 환경변화에 맞추어 방화벽 장비의 TCP 패킷 처리기능은 매우 빠른 처리속도를 요구하고 있다. 이에 우리는 매우 빠른 고속의 TCP 상태기반 패킷 필터 처리를 요구하는 에지(Edge)급 라우터의 방화벽 옵션카드를 만들기 위해 하드웨어 기반의 TCAM(Ternary CAM) 관리를 이용한 TCP 세션 상태기반 (Stateful) 패킷 필터기를 구현하였으며, TCAM 제어와 패킷의 상태기반 검사 등 모든 기능처리는 FPGA(Field Programmable Gate Array)를 이용한 하드웨어 로직(Logic) 및 상태기(State Machine)로 구현하였다. 그리고 본 논문의 구현방식을 적용한 방화벽 옵션카드는 인-라인(In-line) 모드로 구성될 경우 1GHz 이상의 Wire Speed를 만족하는 처리성능을 보여주었다.

• 한국정보통신학회논문지
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• 제16권6호
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• pp.1242-1249
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• 2012

본 논문에서는 미래의 온칩통신 구조로 각광받고 있는 NoC의 GALS 클럭 구조에서 불안정 상태를 제거하기 위한 위상차 동기방법과 위상차 동기회로를 제안한다. 제안된 방법은 송신부의 클럭을 입력 스트로브 신호로 사용하고, 송수신부 클럭의 위상차가 불안정 상태 영역에 존재하더라도 샘플링 결과 값에 따라 클럭의 상승 모서리 또는 하강 모서리 중의 하나를 선택하여 불안정 상태를 피할 수 있다. 고장을 삽입한 로직 시물레이션을 통하여 $0^{\circ}{\sim}360^{\circ}$ 위상차에서 불안정 상태에 관계없이 위상차 클럭 동기회로가 잘 동작함을 확인하였다. 그리고 제안된 위상차 클럭 동기회로는 위상 검출기가 필요하지 않아 제어가 간단하며, 모든 회로가 디지털 회로로 구성되어 NoC의 클럭 동기회로에 적합하다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 춘계학술대회 논문집 전기기기 및 에너지변환시스템부문
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• pp.97-99
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• 2007

This paper presents a fuzzy logical control method to implement an on-line optimum efficiency control for Permanent Magnet Synchronous Motor. This method real-timely adjusts the output voltage of the inverter system to achieve the optimum running efficiency of the whole system. At first, the input power is calculated during the steady state in the process of efficiency optimizing. To exactly estimate the steady state of the system, this section needs check up the speed setting on timely. The second section is to calculate input power of dc-bus. The exact measurement of the voltage and current is the vital point to acquire the input power. The third section is the fuzzy logic control unit, which is the key of the whole drive system. Based on the change of input power of dc-bus and output voltage, the variable of output voltage is gained by the fuzzy logical unit. With the on-line optimizing. the whole system call fulfill the minimum input power of dc-bus on the running state. The experimental result proves that the system applied the adjustable V/f control method and the efficiency-optimizing unit possesses optimum efficiency, and it is a better choice for simple variable speed applications such as fans and pump.