• 제목/요약/키워드: 정형회로

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개구 결합 구조를 갖는 PCS 기지국용 마이크로스트립 정형 빔 배열 안테나 (An Aperture-coupled Microstrip Shaped-beam Array Antenna for the PCS Basestation)

  • 여운식;김광조;강승택;김형동
    • 한국전자파학회논문지
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    • 제8권6호
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    • pp.636-636
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    • 1997
  • 본 논문에서는 그라운드면 상의 개구를 통해 마이크로스트립 패치로 결합을 일으키는 구조를 갖는 PCS 기지국용 정형 빔 배열 안테나 설계와 제작에 관하여 다룬다. 최적의 정형 빔 패턴은 안테나 합성법으로 얻어졌다. 배열된 패치들 사이에서의 결합을 고려한 배열 안테나와 급전회로는 CAD tool을 이용하여 설계되었다. 급전 회로는 최적의 정형 빔 패턴을 얻기 위해서 Wilkinson 전력 분배기를 이용하여 설계되었다. 설계 결과와 측정 결과가 비교되어진다.

안전 필수 철도 시스템 개발을 위한 요구 사항의 정형 명세 작성 (Development of the Formal Requirements Specification of the Safety-critical Railway Systems)

  • 이진호;황대연;김진현;박준길;최진영;황종규;윤용기;조현정
    • 한국정보과학회논문지:소프트웨어및응용
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    • 제35권12호
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    • pp.731-740
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    • 2008
  • 철도 제어 시스템은 대표적인 안전철수 시스템이다. 국제 규격의 컴퓨터 기반의 철도 제어 시스템을 개발하기 위해서 정형 기법을 이용한 요구사항 명세와 검증이 요구된다. 본 논문에서는 정형 기법을 사용하여 요구사항 명세를 작성하는 지침서(guideline)을 개발하고, 컴퓨터 기반의 열차 제어 장치 시스템에 대한 실제 적용 사례를 제시한다. 정형 명세를 위해 상태차트(statechart)와 Z를 사용하고, 정형 명세의 일치성(consistency)과 완전성(completeness)을 검증한다.

PVS를 이용한 SCR 스타일의 소프트웨어 요구사항 명세에서 기능 요구 사항의 정형 검증 (Formal Verification of Functional Properties of an SCR-style Software Requirements Specifications using PVS)

  • 김태호;차성덕
    • 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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    • 제8권1호
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    • pp.46-61
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    • 2002
  • 소프트웨어의 개발 단계 중 품질을 결정하는 주요 단계는 요구 명세 단계로 알려져 있다. 따라서, 소프트웨어 개발 업체는 소프트웨어 요구명세서의 분석을 가장 중요한 단계 중 하나로 취급하고 있고, 특히 안전성이 중요한 시스템의 경우에는 시스템을 운영하기 위하여 국내와 국제적인 규제 기관에서는 요구 명세의 분석을 통한 안전성의 입증을 요구한다. 소프트웨어의 요구 명세 분석을 위한 방법 중 인스펙션과 정형 검증이 가장 효과적인 방법으로 알려져 있다. 본 논문에서는 SCR-style의 요구 명세를 정리 증명기인 PVS를 이용하여 정형 검증을 수행하는 방법을 제안하였다. 그리고, 논문에서 제안된 방법으로 실제 월성 원자력 발전소의 정지 시스템의 검증을 수행하였다. 이 시스템은 인스펙션으로 검증된 적은 있으나 정형 검증 방법으로는 증명된 적이 없고, 국내에서 실제 운영되는 산업계시스템에 정형 검증 방법이 적용된 사례는 매우 드물기 때문에 차후 정형 검증 방법을 적용하기 위한 평가로서도 이와 같은 실험적인 적용이 매우 중요하다.

소아 전산화단층촬영의 국내 동향: 전국적 코호트 연구 (National Trends in Pediatric CT Scans in South Korea: A Nationwide Cohort Study)

  • 김낙철;권순선;박문석;이경민;성기혁
    • 대한영상의학회지
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    • 제83권1호
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    • pp.138-148
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    • 2022
  • 목적 본 연구는 전국 인구 기반 데이터베이스를 이용하여 국내 소아 전산화단층촬영의 비율과 연간 추세를 평가하였다. 대상과 방법 2012년부터 2017년까지 국내에서 촬영된 소아 전산화단층촬영에 대한 건강보험심사평가원의 데이터를 사용하였다. 연령, 성별, 진단명 및 해부학적 위치에 대한 데이터를 같이 추출하여 분석하였다. 결과 18세 미만 어린이 58527528명을 대상으로 총 576376건의 전산화단층촬영이 시행되었다(1000명당 9.8회). 어린이 1000명당 전산화단층촬영 횟수는 9.0회에서 11.0회로 23.2% 증가했다. 전산화단층촬영 건수는 6-12세 그룹에서 32.9%(1000명당 7.4회에서 9.8회로 증가), 13-18세 그룹에서 34.0% 증가했다(1000명당 11.4회에서 15.3회로 증가). 부위별 전산화단층촬영의 비율은 두부(39.1%), 사지(32.5%), 복부(13.7%) 순서로 확인되었다. 사지 전산화단층촬영 횟수는 83.6% 증가했으며(1000명당 2.3회에서 4.2회로 증가) 사지 전산화단층촬영의 비율은 25.3%에서 37.7%로 증가했다. 결론 소아 환자의 전산화단층촬영은 2012년부터 2017년까지 매년 4.4%의 속도로 지속적으로 증가했다. 따라서 의사는 소아 환자에서 전산화단층촬영으로 인한 이득과 방사선 노출로 인한 잠재적인 피해를 적절히 고려하여 신중하게 촬영을 결정해야 한다.

정합 쌍의 통계적 분석을 이용한 정형/비정형 객체 영상의 적응적 정합 방법 (Adaptive Matching Method of Rigid and Deformable Object Image using Statistical Analysis of Matching-pairs)

  • 원인수;양훈준;장혁;정동석
    • 전자공학회논문지
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    • 제52권1호
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    • pp.102-110
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    • 2015
  • 본 논문은 동일한 특징을 사용하여 정형 객체와 비정형 객체 영상들을 정합할 수 있는 적응형 정합 방법을 제안한다. 이를 위한 방법으로 우선 기하학적 검증으로 두 영상의 정합 여부를 결정하고 정합 정보를 생성한다. 그리고 정합 정보의 통계적 분석을 통해 비정형 정합 쌍과 비정합 정합 쌍을 분류하는 결정 경계를 구한다. 제안된 방법의 성능 평가 결과는 기존의 방법과 비교하였을 때, 복잡도는 낮았으며, 정합 성공률과 정확도는 높아짐을 보여주었다.

ForTIA: LOTOS 기반의 정형기법 지원도구 (ForTIA : A Tool Supporting Formal Method based on LOTOS)

  • 조수선;천윤식;오영배;정연대
    • 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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    • 제6권2호
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    • pp.161-172
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    • 2000
  • 본 논문에서는 ForTIA라 불리는 LOTOS 지원도구의 개발을 소개한다. ISO 표준 정형 명세 언어인 LOTOS는 사용자의 요구사항이나 시스템 모형을 추상화하여 정형적으로 작성할 수 있도록 함으로써 구현에 이르기 전에 명세 상에서 시스템을 확인 및 검증할 수 있게 한다. ForTIA는 LOTOS 정형기법이 산업계에 적용될 수 있도록 확인 위주의 경량 정형기법 기능을 제공한다. ForTIA의 핵심적인 기능은 명세 시뮬레이션과 C++ 코드 생성이다. 시뮬레이션은 편리하고 직관적인 상호작용을 위한 트리 기반의 시각적 명세확인 메카니즘을 제공하고 C++코드생성은 LOTOS로부터 완전한 C++ 코드를 생성하여 시스템의 실제 구현에 이용될 수 있도록 한다.

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Verilog HDL로 기술된 조합 논리회로의 Cadence SMV 기반 정형 검증 방법 (A Cadence SMV Based Formal Verification Method for Combinational Logics Written in Verilog HDL)

  • 조성득;김영규;문병인;최윤자
    • 한국정보처리학회:학술대회논문집
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    • 한국정보처리학회 2015년도 추계학술발표대회
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    • pp.1027-1030
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    • 2015
  • 하드웨어 디자인 설계에서 초기 단계의 설계 오류 발견은 개발 비용 감소 및 설계 시간 단축 측면에서 그 효과가 매우 크다. 이러한 초기 설계 오류 발견을 위한 대표적인 방법으로는 정형 검증(formal verification)이 있으며, Cadence SMV(Symbolic Model Verifier)는 정형 검증을 위해 Verilog HDL(Hardware Description Language)을 SMV로 자동 변환 해주는 장점이 있지만, 사건 기반 구조(event based structures)의 sensitivity list에 대한 지원을 하지 않는 한계가 있다. 이에 본 논문에서는 Cadence SMV에서 디지털회로(digital circuit) 중 하나인 조합 논리회로(combinational logic circuit)를 sensitivity list가 고려된 검증이 가능하도록 하는 방법을 제안한다. 신뢰성 있는 실험을 위해 본 논문에서는 제안하는 방법의 일반적인 규칙을 도출하였고, 도출된 규칙이 적용된 SMV 파일을 생성하는 자동화 프로그램을 구현하여 실험하였다. 실험결과 제안한 방법을 적용한 경우 기존 Cadence SMV가 발견하지 못한 설계상의 오류를 발견할 수 있었다.