• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.264.2-264.2
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• 2014

비휘발성 메모리는 전원이 공급되지 않아도 저장된 정보를 계속 유지하는 메모리로써 현재 다양한 차세대 전자소자의 집적화 구현을 위해 저전압 동작 및 저장능력의 향상 등에 대한 연구가 활발히 진행되고 있다. 이때 삽입되는 전하저장층의 경우 기존 널리 이용되는 질화막(SiNx) 외에 최근에는 산화 알루미늄(Al2O3) 등의 고유전상수 물질 뿐만 아니라, 밴드갭 조절을 통해 전하저장능력을 향상시키는 산화막(SiOx)에 대한 연구도 진행 중이다. 이번 연구에서는 전하저장능력을 향상시키기 위해 전하저장층으로 산화막을 이용할 뿐만 아니라, 기존의 평편한 구조가 아닌 표면 조절을 통해 전하저장능력을 보다 향상시키고자 한다. 또한 이번 연구에서는 비휘발성 메모리 소자의 응용을 위해 우선적으로 금속-절연체-반도체 형태의 MOOxOyS 구조를 이용하였다. 이 때 실리콘 표면적을 변화시키기 위해 이용된 실리콘 웨이퍼는 1) 평편한 실리콘, 2) 수산화암모늄, 이소프로필 알코올 및 탈이온수를 혼합한 용액에 식각시킨 삼각형 구조, 3) 불산, 질산 및 아세트산을 혼합한 용액에 식각시킨 라운드 구조이다. 정전용량-전압 측정을 통해 얻어진 메모리 윈도우는 1) 평편한 실리콘의 경우 약 5.1 V, 2) 삼각형 구조의 경우 약 5.3 V, 3) 라운드 구조의 경우 약 5.9 V를 얻었다. 이 때, 라운드 구조의 경우 가장 넓은 표면적으로 인해 상대적으로 전하트랩이 가장 많이 되어 메모리 윈도우가 가장 커지는 특성을 볼 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.285-285
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• 2011

최근 반도체 소자의 미세화에 따라, 단채널 효과에 의한 누설전류 및 소비전력의 증가 등이 문제되고 있다. 대표적인 휘발성 메모리인 dynammic random access memory (DRAM)의 경우, 소자의 집적화가 진행됨에 따라 저장되는 정보의 양을 유지하기 위해 캐패시터영역의 복잡한 공정을 요구하게 된다. 하나의 캐패시터와 하나의 트랜지스터로 이루어진 기존의 DRAM과 달리, single transistor (1T) DRAM은 silicon-on-insulator (SOI) 기술을 기반으로 하여, 하나의 트랜지스터로 DRAM 동작을 구현한다. 이러한 구조적인 이점 이외에도, 우수한 전기적 절연 특성과 기생 정전용량 및 소비 전력의 감소 등의 장점을 가지고 있다. 또한 strained-Si 층을 적용한 strained-Silicon-On-Insulator (sSOI) 기술을 이용하여, 전기적 특성 및 메모리 특성의 향상을 기대 할 수 있다. 본 연구에서는 sSOI 기판위에 1T-DRAM을 구현하였으며, impact ionization과 gate induced-drain-leakage (GIDL) 전류에 의한 메모리 구동 방법을 통해 sSOI 1T-DRAM의 메모리 특성을 평가하였다. 그 결과 strain 효과에 의한 전기적 특성의 향상을 확인하였으며, GIDL 전류를 이용한 메모리 구동 방법을 사용했을 경우 낮은 소비 전력과 개선된 메모리 윈도우를 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.130-130
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• 2011

최근 반도체 메모리 산업의 발전과 동시에 발생되는 문제들을 극복하기 위한 새로운 기술들이 요구되고 있다. DRAM (dynamic random access memory) 의 경우, 소자의 크기가 수십 나노미터 영역으로 줄어들면서, 단채널 효과에 의한 누설전류와 소비전력의 증가 등이 문제가 되고 있다. 하나의 캐패시터와 하나의 트랜지스터로 구성된 기존의 DRAM은, 소자의 집적화가 진행 되어 가면서 정보저장 능력이 감소하는 것을 개선하기 위해, 복잡한 구조의 캐패시터 영역을 요구한다. 이에 반해 하나의 트랜지스터로 구성되어 있는 1T-DRAM의 경우, 캐패시터 영역이 없는 구조적인 이점과, SOI (silicon-on-insulator) 구조의 기판을 사용함으로써 뛰어난 전기적 절연 특성과 기생 정전용량의 감소, 그리고 기존 CMOS (complementary metal oxide semiconductor) 공정과의 호환성이 장점이다. 또한 새로운 물질 혹은 구조를 적용하여, 개선된 전기적 특성을 통해 1T-DRAM의 메모리 특성을 향상 시킬 수 있다. 본 연구에서는, SOI와 SGOI (silicon-germanium-on-insulator) 및 sSOI (strained-si-on-insulator) 기판을 사용한 MOSFET을 통해, strain 효과에 의한 전기적 특성 및 메모리 특성을 평가 하였다. 그 결과 strained-Si층과 relaxed-SiGe층간의 tensile strain에 의한 캐리어 이동도의 증가를 통해, 개선된 전기적 특성 및 메모리 특성을 확인하였다. 또한 채널층의 결함이 적은 sSOI 기판을 사용한 1T-DRAM에서 가장 뛰어난 특성을 보였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.353-353
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• 2008

트랜지스터 속도는 현저하게 향상되어지는 반면에 RFICs(RF integrated circuits)는 대용량화, 고속화, 고집적화, 소형화, 고 효율화 온칩(on-chip) 수동소자의 부재에 의해 발전을 이루지 못하였다. 즉, 최근 전자기기의 집적화, 초소형화 됨에 따라 실장 밀도를 높이기 위해 부품의 소형화가 강하게 요구되는 동시에 Radio Frequency(RF)에서 이용가능한 수동소자인 capacitor를 개발하고자 본 논문에서는 손가락 모양(interdigital configuration)을 갖는 RF capacitor를 Ansoft사의 HFSS를 이용하여 이상적인 S-parameter, 정전용랑(capacitance), 손실계수(loss tangent)를 도출하고자 한다. 680um의 $Al_2O_3$ 기판에 BST doped MgO을 30um, Chromium과 gold를 각각 5um로 증착시켰다. 핑거 개수 (n, number), 핑거 길이(1, length), 핑거 간격(g, gap), 핑거 너비(w, width)를 변화 시켜가면서 이상적인 결과 값에 가까운 모양 (interdigital configuration)을 얻을 수 있었다. 핑거 수 3 개 일 때 입력 값에 대하여 손실 없는 출력 값(투과값)을 갖는 $S_{21}$이 1.5GHz에서 6dB이하로 떨어졌으며 핑거 간격이 줄고 핑거 너비가 커지고 핑거길이가 커질수록 높은 캐패시턴스 값을 갖는 것을 확인 할 수 있었다.

• 한국진공학회지
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• 제13권1호
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• pp.14-21
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• 2004

오늘날 전력소자의 작동에 고주파를 사용하기 때문에 에너지 손실을 줄이기 위해 전력소자의 스위칭 속도를 증가시키는 것은 필수적이다. 본 연구에서는 $p^+- n^-$ 접합 다이오드의 스위칭 속도를 증가시킬 목적으로 minority carrier의 수명을 감소시킬 수 있는 전자조사를 실시하였다. 다이오드의 전기적 성질에 대한 전자조사의 효과를 나타냈다. 스위칭 속도는 효과적으로 증가하였다. 또한 증가될 것으로 예상되는 접합 누설 전류와 전자조사 후 정전압강하는 최적 조건의 에너지와 dose량으로 조사된 $p^+- n^-$접합 다이오드에서는 무시할 수 있는 정도로 나타났다. DLTS와 C-V 분석은 실리콘 기판에서 전자조사로 감소된 결함은 0.284eV와 0.483eV의 에너지 준위를 갖는 donor-like 결함인 것을 보여준다. 본 연구에서의 실험 결과를 고려해 보면, 전자조사는 $p^+- n^-$ 접합 다이오드 전력 소자의 스위칭 속도를 증가시켜 에너지 손실을 감소시킬 수 있는 가장 유용한 기술이라고 결론지을 수 있다.

• 대한전자공학회논문지SD
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• 제45권7호
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• pp.23-31
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• 2008

중수소 처리된 3 nm 두께의 게이트 산화막을 갖는 MOSFET를 제조하여 정전압 스트레스 동안의 게이트 산화막의 열화를 조사하였다. 중수소 처리는 열처리와 이온 주입법을 사용하여 각각 이루어졌다. 열처리 공정을 통해서는 게이트 산화막내 중수소의 농도를 조절하기가 힘들었다. 게이트 산화막내에 존재하는 과잉 중수소 결합은 열화를 가속시키기 때문에, 열처리 공정을 행한 소자에서 신뢰성이 표준공정에 의한 소자에 비해 저하되고 있음을 확인하였다. 그러나 중수소 이온 주입 방법을 통해서는 소자의 신뢰성이 개선됨을 확인하였다. 스트레스에 의한 게이트 누설 전류 변화 및 구동 특성 변화는 게이트 산화막내의 중수소 농도와 관련이 있으며, 이러한 특성은 적절한 공정 조건을 갖는 이온 주입법을 통해 개선할 수 있었다. 특히, 큰 스트레스 전압의 PMOSFET에서 중수소의 효과가 뚜렷하게 나타났으며, 이는 "hot" 정공과 중수소의 반응과 관련이 있는 것으로 판단된다.

• 마이크로전자및패키징학회지
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• 제12권4호통권37호
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• pp.359-363
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• 2005

유기 박막트랜지스터 (OTFT)를 제작하기 위하여 게이트 절연막으로서 PVP 계통의 유기막을 갖는 MIM(metal-insulator-metal)구조의 유기 절연층 소자를 제작하였다. 유기 절연층의 형은 ITO/Glass 기판위에 polyvinyl 계열의 PVP(poly-4-vinylphenol)를 용질로, PGMEA (propylene glycol monomethyl ether acetate)를 용매로 사용하여 co-polymer PVP를 제조하였다. 또한 열경화성 수지인 poly(melamine-co-formaldehyde)를 경화제로 사용하여 cross-linked PVP 절연막을 합성하였다. 유기 절연층의 전기적 특성은 co-polymer PVP 소자에 비해 cross-link 방식으로 제조된 소자에서 약 300 pA의 낮은 누설전류와 상대적으로 낮은 잡음전류의 특성을 나타내었다. 또한 cross-linked PVP 절연막에서 보다 양호한 표면형상 (거칠기)이 관찰되었으며 정전용량 값은 약 0.11${\~}$0.18 nF의 값을 나타내었다.

• 한국전자파학회논문지
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• 제30권5호
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• pp.339-347
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• 2019

본 논문에서는 한국형발사체 탑재용 S-밴드 송신기의 전원부 설계에서 소자의 신뢰성 향상을 위하여 정격 대비 부하를 경감하는 디레이팅을 고려하였다. 송신기의 전원부는 정전압 공급을 위한 선형 전압 레귤레이터, 스위칭 타입의 DC/DC 컨버터와 역전압 보호를 위한 다이오드 등으로 구성된다. 설계에 따른 각 소자의 부하 전류를 분석하여 디레이팅 요구조건을 살펴보았으며, 부하 전류에 따른 발열량과 접합 온도 상승을 고려하였다. 송신기 엔지니어링 모델 제작결과와 분석결과를 비교하였으며, 고온 수락시험 $+60^{\circ}C$ 환경에서 전원부 주요 소자의 온도는 정격 대비 $40^{\circ}C$ 이상 여유가 있으며, 디레이팅 요구조건이 충족됨을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2000년도 제18회 학술발표회 논문개요집
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• pp.107-107
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• 2000

최근 반도체 소자의 고집적화 및 대용량화의 경향에 다라 MOSFET 소자 제작에 이동되는 게이트 산화막의 두께가 수 nm 정도까지 점점 얇아지는 추세이고 Giga-DRAM급 차세대 UNSI소자를 제작하기 위해 5nm이하의 게이트 절연막이 요구된다. 이런 절연막의 두께감소는 게이트 정전용량을 증가시켜 트랜지스터의 속도를 빠르게 하며, 동시에 저전압동작을 가능하게 하기 때문에 게이트 산화막의 두께는 MOS공정세대가 진행되어감에 따라 계속 감소할 것이다. 따라서 절연막 두께는 소자의 동작 특성을 결정하는 중요한 요소이므로 이에 대한 정확한 평가 방법의 확보는 공정 control 측면에서 필수적이다. 그러나, 절연막의 두께가 작아지면서 게이트 산화막과 crystalline siliconrksm이 계면효과가 박막의 두께에 심각한 영향을 주기 때문에 정확한 두께 계측이 어렵고 계측방법에 따라서 두께 계측의 차이가 난다. 따라서 차세대 반도체 소자의 개발 및 양산 체계를 확립하기 위해서는 산화막의 두께가 10nm보다 작은 1nm-5nm 수준의 박막 시료에 대한 두께 계측 방법이 확립이 되어야 한다. 따라서, 본 연구에서는 습식 산화 공정으로 제작된 3nm-7nm 의 게이트 절연막을 현재까지 알려진 다양한 두께 평가방법을 비교 연구하였다. 절연막을 MEIS (Medim Energy Ion Scattering), 0.015nm의 고감도를 가지는 SE (Spectroscopic Ellipsometry), XPS, 고분해능 전자현미경 (TEM)을 이용하여 측정 비교하였다. 또한 polysilicon gate를 가지는 MOS capacitor를 제작하여 소자의 Capacitance-Voltage 및 Current-Voltage를 측정하여 절연막 두께를 계산하여 가장 좋은 두께 계측 방법을 찾고자 한다.다. 마이크로스트립 링 공진기는 링의 원주길이가 전자기파 파장길이의 정수배가 되면 공진이 일어나는 구조이다. Fused quartz를 기판으로 하여 증착압력을 변수로 하여 TiO2 박막을 증착하였다. 그리고 그 위에 은 (silver)을 사용하여 링 패턴을 형성하였다. 이와 같이 공진기를 제작하여 network analyzer (HP 8510C)로 마이크로파 대역에서의 공진특서을 측정하였다. 공진특성으로부터 전체 품질계수와 유효유전율, 그리고 TiO2 박막의 품질계수를 얻어내었다. 측정결과 rutile에서 anatase로 박막의 상이 변할수록 유전율은 감소하고 유전손실은 증가하는 결과를 나타내었다.의 성장률이 둔화됨을 볼 수 있다. 또한 Silane 가스량이 적어지는 영역에서는 가스량의 감소에 의해 성장속도가 둔화됨을 볼 수 있다. 또한 Silane 가스량이 적어지는 영역에서는 가스량의 감소에 의해 성장속도가 줄어들어 성장률이 Silane가스량에 의해 지배됨을 볼 수 있다. UV-VIS spectrophotometer에 의한 비정질 SiC 박막의 투과도와 파장과의 관계에 있어 유리를 기판으로 사용했으므로 유리의투과도를 감안했으며, 유리에 대한 상대적인 비율 관계로 투과도를 나타냈었다. 또한 비저질 SiC 박막의 흡수계수는 Ellipsometry에 의해 측정된 Δ과 Ψ값을 이용하여 시뮬레이션한 결과로 비정질 SiC 박막의 두께를 이용하여 구하였다. 또한 Tauc Plot을 통해 박막의 optical band gap을 2.6~3.7eV로 조절할 수 있었다. 20$0^{\circ}C$이상으로 증가시켜도 광투과율은 큰 변화를 나타내지 않았다.부터 전분-지질복합제의 형성 촉진이 시사되었다.이것으로 인하여 호화억제에 의한 노화 방지효과가 기대되었지만 실제로 빵의 노화는 현저히 진행되었다

• 한국진공학회:학술대회논문집
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• 한국진공학회 2015년도 제49회 하계 정기학술대회 초록집
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• pp.130-130
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• 2015

플라즈마를 이용한 cleaning, etching, sputtering 공정에서 발생하는 마이크로아크방전이나 turn-off후의 잔류정전기는 공정대상물의 절연파괴나 전자소자에 전기적 손상을 유발함으로서 공정의 불량률을 증가시키는 중요한 요인이 된다. 본 연구에서는 잔류정전기를 관찰하기위하여 실린더형 챔버구조의 평행평판 전극구조를 지닌 용량결합형 플라즈마에서 powered electrode에 부착된 유전체 기판 표면의 잔류 정전기의 변화 양상을 planar type probe로 측정해보았다. 300mtorr 압력에서 아르곤가스로 발생시킨 플라즈마가 존재할 때 낮은 음전위 평균값을 가지던 기판표면 전위가 전력인가가 중지되었을때 20V 가량의 양전위를 가질 수 있음을 측정 하였고, 이것을 COMSOL MULTIPHYSICS TOOL을 활용한 시뮬레이션과 비교하였다. 이 현상이 파워인가 전극이 플라즈마 영역에 노출되느냐에 따라 발생할 수 있음을 알게 되었고, 그 크기와 지속시간은 입력전력 및 블로킹 커패시터와 유전체 기판의 정전용량에 의존함을 확인 하였다.