• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2015.07a
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• pp.3-4
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• 2015

본 논문에서는 공간 오디오 부호화 기법인 MPEG 서라운드에서 공간 파라미터 전송 시 위상 파라미터를 생략하는 기법에 대해 다룬다. 기존 방법에서는 한 프레임이 모두 적은 위상차를 가지는 경우에도 정상적으로 처리하여 전송한다. 이러한 경우 위상차 파라미터를 생략하여 비트 효율을 향상시킬 수 있다. 스테레오 복원 과정에서 발생하는 채널 간 시간차에 기반해 설계된 양자화기를 생략 기법에 적용하면 기존에 비해 평균적으로 40 ~ 50% 정도의 위상 파라미터 절감 효과를 얻을 수 있다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.10B
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• pp.1464-1469
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• 2001

본 논문에서는 디지털 하이브리드 위상고정루프(Digital Hybrid Phase-Locked Loop, DHPLL) 주파수 합성기 구조에서 고 순도 스펙트럼과 초고속 스위칭 속도를 위한 설계기술을 제안한다. D/A 변환기 출력으로 전압제어발진기(Voltage Controlled Oscillator, VCO)를 구동하는 개 루프(open-loop) 구성 방식과 기존 위상고정루프(Phase Locked Loop, PLL)의 폐 루프(closed-loop) 구성 방식을 혼합한 하이브리드 구조의 주파수 합성기를 고려하여, 시스템 변수(개 루프 대역과 위상 여유)와 성능 파라미터(정착시간, 위상 잡음, 그리고 최대 오버슈트(Max. overshoot)의 관계를 연구하였다. 그리고 이 관계를 통해 스펙트럼 순도와 스위칭 속도를 향상시키기 위한 최적의 3가지 설계방안을 제시한다. 컴퓨터 시뮬레이션 결과, 주파수 스위칭 과정에서 발생하는 최대 오버슈트가 0.0991%이고 완전 정상상태 도달시간은 0.288msec이다. offset 주파수 10KHz에서 위상 잡음은 -128.15dBc이다.

• Proceedings of the KIEE Conference
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• 2008.07a
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• pp.476-477
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• 2008

초전도 소자만을 이용한 한류기는 여러 가지 해결해야할 비용적, 기술적 문제를 안고 있다. 이런 문제들에 대한 해결과 동시에 초전도 한류기의 실용화를 위해 하이브리드 방식의 한류기가 고안되었으며 이는 초전도 소자만을 이용한 한류기가 갖고 있는 많은 문제점들을 해결할 수 있다고 판단되는 한류 방식이다. 본 논문은 기존의 하이브리드 방식의 한류기를 바탕으로 하여 Phase Locked Loop(PLL, 위상동기회로)를 이용한 하이브리드 방식의 초전도 한류기를 제시하였다. 일정한 선로 임피던스를 갖는 계통에서 사고가 발생할 경우 고장전류와 정상 상태의 전류 사이에 위상차가 발생하게 되는데, 이 위상차를 PLL의 위상 검출 능력을 통해 검출함으로써 한류기로서 동작할 수 있도록 하였다. 제시된 하이브리드 한류기의 성능은 PSCAD/EMTDC를 이용한 시뮬레이션을 통해 일기무한모선 시스템에 대한 적용을 통해 평가하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.22 no.9
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• pp.2062-2073
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• 1997

The important articles we must consider in SDH network and system design are the number of maximum nodes and clock characteristics of each node. In order to get these, the study of characteristics about some clock states, such as normal state and phase transient state, on the standard specifications is required. In this paper, we presented MTIE and TDEV characteristics with ITU-T & ANSI standard specifications in some clock states of the SDH linear networks, and proposed the number of maximum nodes satisfying above two standards. Also our resulsts are compared with AT&T's.

• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.219-220
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• 2014

기존의 SRF-PLL방법은 구현이 간단하고 정상전원에서 위상각 추정 성능이 우수하지만 불평형 전원하에서 위상각 추정 성능이 저하된다. 본논문에서는 상간전압의 위상변화, 상전압의 크기변동 및 오프셋이 발생된 불평형 전원하에서 변동된 값들을 실시간으로 보상하여 위상각을 검출하는 재귀형 최소 자승법을 이용한 SRF-PLL방법을 제안한다.

• Proceedings of the KIPE Conference
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• 2010.11a
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• pp.286-287
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• 2010

계통연계 인버터 제어 시 계통 전압과 동상인 전류를 공급해 주기 위해 반드시 계통 전압의 위상 정보가 필요하다. 기존의 PLL 방법은 계통 전압에 고조파가 존재하지 않을 시에 검출된 위상 값은 정확하지만, 고조파 존재 시 정확한 위상 값을 얻을수 없다. 본 논문에서는 전차원 상태 관측기를 이용하여 기본파 성분과 고조파 성분을 분리하여 검출된 위상의 정상상태 오차를 감소시킬 수 있고, 저역통과필터를 고려한 PLL 시스템의 모델링을 이용하여 동특성을 개선하는 방법을 제안하였다. 이를 모의실험을 통하여 검증하였다.

• The Transactions of the Korea Information Processing Society
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• v.2 no.4
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• pp.561-566
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• 1995

In the degraded mode, there is frequency-misalignment between the node clocks in a synchronous network. Therefore the phase differences between node clocks fluctuate greatly. To keep the phase difference under allowable level the pointer adjustment technique is used Unfortunately these processes cause an inherent pointer adjustment jitter, that accumulates in a chain of pointer adjustment systems. To analyze the jitter, computer simulation is carried and the results is compared with experimental jitter values.

• Proceedings of the KIPE Conference
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• 2013.07a
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• pp.226-227
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• 2013

본 논문에서는 기존의 하이브리드 PLL(Phase Locked Loop) 방법에서 개선된 PLL 방법을 제시한다. 기존의 하이브리드 PLL 방법은 정상분을 동기 좌표계에서 추출하여 다시 정지 좌표계로 변환 후 제어루프를 거쳐 위상을 검출 하는 방법이다. 이를 개선하여 정지 좌표계에서 정상분을 추출하여 제어루프를 거쳐 위상을 검출 하여 기존의 하이브리드 PLL 방법에서 보다 연산 및 제어가 간소해지는 장점이 있다. 제안된 방법을 시물레이션(MATLAB Simulink)을 통해 검증하였다.

• Proceedings of the KIPE Conference
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• 2020.08a
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• pp.52-54
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• 2020

다상 BLDC 모니터는 높은 효율, 단위 전류당 높은 토크 밀도 및 비교적 쉬운 제어 특성으로 인해 동일 크기, 동일 무게에서 더 높은 출력을 요구하는 대형 트랙션 또는 선박 추진 응용 분야에서 점점 더 많이 사용되고 있다. 선박 등의 대용량 추진 시스템은 안정적인 운전 성능을 위해 모터의 일부 상 고장의 경우에도 시스템의 안정적인 동작이 중요한 이슈가 되고 있다. 본 논문에서는 모터의 한 상에서 고장이 발생한 경우 BLDC 모터의 정상인 상 전류의 위상각을 제어하여 토크 리플을 저감하는 제어 방법을 제안한다. 제안된 방법은 토크 리플에 큰 영향을 미치는 출력 토크의 2차 고조파 성분의 합이 영이 되도록 정상인 상 전류의 위상각을 제어하여 가능한 범위 내에서 최대 출력 토크를 얻음과 동시에 토크 리플 성분을 최소화한다. 본 논문에서 제안한 방법은 12상 BLDC 모터의 HILs 시뮬레이션을 통해 검증하였다.

• Proceedings of the KIPE Conference
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• 2012.07a
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• pp.335-336
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• 2012

본 논문에서는 출력 인덕터 전류의 리플을 저감할 수 있는 새로운 방식의 위상천이 풀 브리지 컨버터를 제안한다. 제안된 회로는 2개의 풀 브리지 인버터가 연결된 구조로 되어 있으며 하나의 풀 브리지 인버터가 고정 위상($0^{\circ}$)으로 동작할 때, 다른 풀 브리지 인버터의 위상을 조절하여 출력 전압을 제어하는 방식이다. 정상 동작 시, 제안회로는 기존 위상천이 풀 브리지 컨버터에 비해 출력 인덕터 전류 리플이 매우 작고, 2차 측 정류기의 공진 전압도 작아져 출력 LC 필터의 소형화 및 고효율화가 가능하여 대전류 사양에 매우 적합한 장점을 갖는다. 본 논문에서는 제안된 회로의 이론적인 특성을 분석하고, 450W 전원장치를 시작품으로 제작하여 그 우수성을 확인하였다.