• 전자공학회지
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• 제30권12호
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• pp.43-53
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• 2003

• 전자공학회지
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• 제21권10호
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• pp.55-61
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• 1994

• 전자공학회지
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• 제24권12호
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• pp.69-78
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• 1997

• 전력전자학회지
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• 제7권3호
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• pp.19-24
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• 2002

• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.141-146
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• 2017

본 논문에서는 저전력 영상 특징 추출 하드웨어 설계를 위한 하드웨어 폴딩 기법 기반 저면적 Gradient magnitude 연산기 구조를 제안한다. 하드웨어 복잡도를 줄이기 위해 Gradient magnitude 벡터의 특징을 분석하여 기존 알고리즘을 하드웨어를 공유하여 사용할 수 있는 알고리즘으로 변경하여 Folding 구조가 적용될 수 있도록 했다. 제안된 하드웨어 구조는 기존 알고리즘의 특징을 최대한 이용했기 때문에 데이터 품질의 열화가 거의 없이 구현될 수 있다. 제안된 하드웨어 구조는 Altera Quartus II v16.0 환경에서 Altera Cyclone VI (EP4CE115F29C7N) FPGA를 이용하여 구현되었다. 구현 결과, 기존 하드웨어 구조를 이용하여 구현한 연산기와의 비교에서 41%의 logic elements, 62%의 embedded multiplier 절감 효과가 있음을 확인했다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1207-1210
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• 1998

차세대 DVD system의 audio 규격인 Dolby AC-3를 구현하는 방법으로 DSP 프로세서인 TMSC80을 사용하여 실시간 처리 가능한 하드웨어 바탕의 firmware 소프트웨어를 개발하는 방법으로 구현하고자 한다. 본 논문에서는 먼저 TMS320C80을 바탕으로 한 하드웨어 구현에 관해 논의한다. 하드웨어의 구조는 TMS320C80과 시스템 메모리로의 DRAM, 오디오 입력부인 ADC, 입력 데이터를 효과적으로 사용하기 위한 FIFO menory, 오디오 출력용인 dac, 디버깅 및 통신포트로 USB, RS-232,LPT와 MPEG-2 encoding보드 등 다른 보드와 연계를 위한 local-bus를 위한 dual port ram으로 구성된다. 오디오 입력은 최대 24bit 48kHz sampling까지 받을 수 있다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 추계학술대회 논문집 Vol.17
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• pp.703-706
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• 2004

공정기술의 발달과 컴퓨터 구조적인 발전에 의해서, 시스템의 동작속도가 기하급수적으로 증가하고 있다. 동작속도의 증가는 CMOS로 구현된 chip의 RC 특성에 의해서 timing variation 문제가 발생할 가능성이 높아지면서 테스트 비용이 전체 설계비용에서 차지하게 되는 비중이 급격하게 증가하고 있다. 따라서 온라인 테스트와 진화하드웨어 등이 테스트 비용감소를 위해서 연구되고 있다. 본 논문에서는 네트워크프로세서의 생존성을 위해서, 패킷엔진의 pipline의 각 stage사이의 clock slack borrowing을 이용해서 timing variation 문제를 자체적으로 해결할 수 있다는 것을 mixed-mode simulation을 통해서 통합 검증하였다. 또한 기존의 off-chip 진화하드웨어에 비해서 on-chip구현을 통해서 진화하드웨어의 성능향상과 메모리에 의해서 발생하는 overhead를 감소시키는 것이 가능함을 확인했다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
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• pp.2132-2135
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• 2003

본 논문에서는 고정소수점 DSP로 구현한 실시간 MP3 오디오 부호화기에 사용되는 초월함수용 하드웨어 가속기 구조를 제안한다. 구현된 하드웨어 가속기는 MP3 부호화 성능을 저하시키는 초월함수 연산오차에 강인하도록 설계되었다. 제안된 가속기의 연산오차는 Q1.23 고정소수점 출력에서 2비트, 즉 2/sup -21/ 까지의 연산오차를 가진다. LAME 부호화기[5]심리음향 모델의 SMR 오차는 테이블 보간법[4]을 사용할 경우에 비해 4dB이상 향상되었으며, 연산량은 총 4 MIPS 감소하였다. 제안한 하드웨어 가속기는 Verilog HDL로 기술되었으며, SYNOPSYS에서 0.18㎛ CMOS 표준 셀 라이브러리 공정으로 합성되었다. 합성 면적은 7514 게이트이며 초월함수 연산에 대한 동작속도는 3 사이클이다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1998년도 춘계학술대회 학술발표 논문집
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• pp.57-60
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• 1998

Darwin Machine은 자기 자신의 구조를 전자적인 속도로 진화해 나가는 하드웨어로서 복잡한 구조와 성질으 진화 기법을 사용하여 만들어 나가는 진화공학(Evolutionary Engineering)의 한 예이다. 하드웨어가 전자적인 속도로 진화하기 위해서는 각각으리 하드웨어 구성요소들이 병렬적으로 작동해햐 하는데 셀룰라 오토마타는 이러한 문제를 해결하는 적합한 구조이며, 하드췌어에 쉽게 이식할 수 있는 장점이 있다. 신경망의 학습 능력과 진한 연산을 이용하면 효율적인 진화를 유도할 수 있다. 본 논문에서는 이러한 하드웨어 구현을 위한 셀룰라 오토마타에 기반한 신경망을 보이고자 한다.

• 전기전자학회논문지
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• 제17권2호
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• pp.202-207
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• 2013

본 논문은 기존의 FAST와 BRIEF 알고리즘을 Zynq-7000 Soc Platform에서 하드웨어로 구현했다. 대표적으로 SIFT 나 SURF 알고리즘을 사용하여 특징점 기반 하드웨어 가속기로 구현 하지만, 하드웨어 비용과 내부 메모리가 많이 필요하다. 제안하는 FAST & BRIEF 가속기는 기존의 SIFT 나 SURF 가속기 보다 내부 메모리 사용량을 약 57%, 하드웨어 비용을 약 70% 정도 감소하고, 수행 시간은 Clock 당 0.17 Pixel를 처리한다.