• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.127-127
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• 2011

전하 트랩형 비휘발성 메모리는 10년 이상의 데이터 보존 능력과 빠른 쓰기/지우기 속도가 요구 된다. 그러나 두 가지 특성은 터널 산화막의 두께에 따라 서로 trade off 관계를 갖는다. 즉, 두 가지 특성을 모두 만족 시키면서 scaling down 하기는 매우 힘들다. 이것의 해결책으로 적층된 유전막을 터널 산화막으로 사용하여 쓰기/지우기 속도와 데이터 보존 특성을 만족하는 Tunnel Barrier engineered Memory (TBM)이 있다. TBM은 가운데 장벽은 높고 기판과 전극쪽의 장벽이 낮은 crested barrier type이 있으며, 이와 반대로 가운데 장벽은 낮고 기판과 전극쪽의 장벽이 높은 VARIOT barrier type이 있다. 일반적으로 유전율과 밴드갭(band gap)의 관계는 유전율이 클수록 밴드갭이 작은 특성을 갖는다. 이러한 관계로 인해 일반적으로 crested type의 터널 산화막층은 high-k/low-k/high-k의 물질로 적층되며, VARIOT type은 low-k/high-k/low-k의 물질로 적층된다. 이 형태는 밴드갭이 다른 물질을 적층했을 때 전계에 따라 터널 장벽의 변화가 민감하여 전자의 장벽 투과율이 매우 빠르게 변화하는 특징을 갖는다. 결국 전계에 민감도 향상으로 쓰기/지우기 속도가 향상되며 적층된 유전막의 물리적 두께의 증가로 인해 데이터 보존 특성 또한 향상되는 장점을 갖는다. 본 연구에서는 SiO2/Al2O3 (2/3 nm)와 SiO2/HfAlO (2/3 nm)의 이중 터널 산화막을 증착 시킨 MIS capacitor를 제작한 후 터널 산화막에 전하가 트랩되는 것을 피하기 위하여 다양한 열처리 온도에 따른 current-voltage (I-V), capacitance-voltage (C-V), constant current stress (CCS) 특성을 평가하였다. 급속열처리 공정온도는 600, 700, 800, 900 ${^{\circ}C}$에서 진행하였으며, 낮은 누설전류, 터널링 전류의 증가, 전하의 트랩현상이 최소화되는 열처리 공정의 최적화 실험을 진행하였다.

• 한국정보통신학회논문지
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• 제12권1호
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• pp.130-136
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• 2008

본 논문에서는 $UHF(860{\sim}960MHz)$ 대역 RFTD 태그(tag) 칩을 위한 저전력 고성능 아날로그 회로를 설계하였다. 설계된 아날로그 front-end 블록은 국제표준인 ISO/IEC 18000-6C(EPCglobal class1 generation2) 표준규격을 따르며, 성능테스트를 위한 메모리 블록을 포함하고 있다. 모든 회로를 1V에서 동작하도록 하여 세부 회로들의 전력소모를 최소화하였으며, 보다 정확한 복조를 위해 전류모드 슈미트 트리거를 포함한 ASK 복조기를 제안하였다. 제안된 복조기는 0.014% 복조오차를 갖는다. 설계된 회로를 0.18um CMOS 공정 변수를 이용하여 모의실험 한 결과 최소 $0.2V_{peak}$ 입력으로 동작 가능하며, 1V 전원전압에서 $2.63{\mu}A$의 전류소모를 갖는다. 칩 면적은 $0.12mm^2$이다.

• 한국진공학회지
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• 제9권4호
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• pp.315-320
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• 2000

본 연구에서는 강유전체 박막을 게이트 산화물로 사용한 $Pt/Sr_{0.8}Bi_{2.4}Ta_2O_{9}(SBT)/ZrO_2Si$(MFIS)와 Pt/SBT/Si(MFS)구조의 결정 구조 및 전기적 성질을 고찰하였다. XRD 및 SEM측정 결과 SBT/ZrO$_2$/Si 구조의 경우 SBT/Si구조에 비해 SBT 박막이 더 큰 결정립이 형성되었다. AES분석 결과 $ZrO_2$ 박막을 완충층으로 사용함으로써 SBT 박막과 Si 기판의 상호반응을 적절히 억제할 수 있음을 확인하였다. Pt/SBT/$ZrO_2/Pt/SiO_2$/Si와 Pt/SBT/Pt/$SiO_2$/Si 구조에서 Polarization-Voltage(P-V) 특성을 비교해 본 결과 $ZrO_2$ 박막의 도입에 따라 잔류분극값은 감소하였고 항전계값은 증가하였다. MFIS 구조에서 메모리 윈도우값은 항전계값과 직접적 관련이 있으므로 이러한 항전계값의 증가는 MFIS 구조에서의 메모리 윈도값이 증가할 수 있음을 나타낸다. Pt/SBT(210 nm)/$ZrO_2$/ (28 m)/Si 구조에서 Capacitance-Voltage(C-V) 측정 결과로부터 인가전압 4~6 V에서 메모리 윈도우 가 1~1.5V정도로 나타났다. Pt/SBT/ZrO$_2$/Si구조에서 전극을 갓 증착한 경우와 산소분위기 $800^{\circ}C$에서 후열처리한 경우의 전류 밀도는 각각 약 $8\times10^{-8} A/\textrm{cm}^2$와 $4\times10^{-8}A/\textrm{cm}^2$ 정도의 값을 나타내었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 제37회 하계학술대회 논문집 D
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• pp.1793-1794
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• 2006

네트워크 전력계측 장치는 전국의 수용가 측에 설치되며 전력품질을 감시할 수 있는 단말기와 표준화된 이더넷망(유무선)을 사용한 네트워크 환경과 전국의 전력품질 데이터를 수집할 수 있는 서버로 크게 구성된다. 본 논문에서는 128 샘플링으로 계측되는 전력품질계측 단말기를 구현하고 전력품질 분석 알고리즘을 고안하였으며 이더넷망을 이용하여 전력품질 데이터를 수집하고 수집데이터를 분석하여 전력 품질에 대한 분석을 하였다. 뿐만아니라 전력품질에 영향을 주는 고조파신호들과 OVER/UNDER 전압과 전류 및 주파수, SAG, SWELL, INTERRUPT등을 인식하여 해당 데이터를 메모리에 저장하는 일련의 알고리즘을 연구하였으며 이렇게 저장된 정보를 이더넷망에서 무결성과 신뢰성이 있게 고속으로 전송받을 수 있는 통신 프로토콜에 관한 연구가 수행하였다. 뿐만 아니라 응용프로그램에서 소프트에웨어적인 필터링 기법과 분석알고리즘을 연구하여 이상신호에 대한 원인 판단이 가능하도록 연구한다. 본 논문은 네트워크(인터넷/이더넷)와 전력품질계측 관련 방법론과 SERVER개념을 도입한 유비쿼터스에서 센서네트워크 기법을 전력산업에 융합하려는 연구에 그 요점이 있다.

• 마이크로전자및패키징학회지
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• 제12권1호
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• pp.59-63
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• 2005

금속-강유전체-반도체 전계효과 트랜지스터 (MFS/MFISFET)의 동작 특성을 technology computer-aided design (TCAD)과 simulation program with integrated circuit emphasis (SPICE)를 결합하여 전산모사하는 방법을 제시하였다. 복잡한 강유전체의 동작 특성을 수치해석을 이용하여 해석한 다음, 이를 이용하여 금속-강유전체-반도체 구조에서 반도체 표면에 인가되는 표면 전위를 계산하였다. 계산된 TCAD 변수인 표면 전위를 전계효과 트랜지스터의 SPICE 모델에서 구한 표면 전위와 같다고 보고게이트 전압에 따른 전류전압 특성을 구할 수 있었다. 이와 같은 방법은 향후 MFS/MFISFET를 이용한 메모리소자의 집적회로 설계에 매우 유용하게 적용될 수 있을 것이다.

• 한국전기전자재료학회논문지
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• 제24권11호
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• pp.855-858
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• 2011

In this paper, in order to suppress unwanted current paths originating from adjacent cells in a passive crossbar array based on resistive random access memory (RRAM) without extrinsic switching devices, 1-diode type RRAM which consists of a 0.2% chromium-doped strontium titanate (Cr-$SrTiO_3$) film deposited on a silicon substrate, was proposed for high packing density, and intrinsic rectifying characteristics from the current versus voltage characteristics were successfully demonstrated.

• 한국재료학회지
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• 제6권9호
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• pp.931-936
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• 1996

비휘발성 메모리 소자에의 적용을 위한 SrBi2Ta2O9(SBT)박막이 고순도의 Sr, Bi, Ti 금속타겟을 사용하여 Pt/Ti/SiO2/Si 기판 위에 reactive sputtering 법에 의해 증착되었다. 조성의 영향을 평가하기 위하여 Bi 타겟에 인가되는 전원의 변화와 열처리에 따른 C-F(capacitance-frequency), P-E(polarization-electric field), I-V(current-voltage)등의 전기적 특성이 조사되었다. Bi의 양이 증가함에 따라 Bi layer 구조를 나타내는 (105)회절 피크가 증가하였고 $700^{\circ}C$, 산소분위기에서 1시간 동안 열처리후 Sr과 Bi가 심하게 휘발되었으며 박막의 미세구조는 다공질이 되었다. 이러한 이유로 열처리된 박막의 누설 전류 밀도는 증가하였다. 열처리된 시편의 조성은 거의 화학양론비를 이루었으며 4.5$\mu$C/$\textrm{cm}^2$의 Pr값을 갖는 강유전(ferroelectric)특성을 나타내었다.

• 한국전기전자재료학회논문지
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• 제13권1호
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• pp.60-65
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• 2000

The structural and electrical characteristics of PLZT thin films fabricated onto Pt/Ti/SiO\ulcorner/Si substrates by a pulsed laser deposition were investigated to develop the high dielectric thin films were fabricated with different energy density by pulsed laser deposition. This PLZT thin films of 5000 thickness were crystallized at 600 $^{\circ}C$, 200 mTorr O\ulcorner pressure for 2 J/$\textrm{cm}^2$ laser energy density, the arain structure was transformed from planar to columnar grain. It was clearly noted from the SEM observations that oxygen pressured laser powers affect microstructures of the PLZT thin films. 14/50/50 PLZT this film showed a maximum dielectric constant value of $\varepsilon$\ulcorner=1289.9. P-E hysteresis loop of 14/50/50 PLZT thin film was flim ferro-electric. Leakage current density of 14/50/50 PLZT thin film was 10\ulcorner A/$\textrm{cm}^2$.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2018년도 춘계학술대회 논문집
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• pp.80-80
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• 2018

실리콘 관통전극 (Through Silicon Via, TSV)는 메모리 칩을 적층하여 고밀도의 집적회로를 구현하는 기술로, 기존의 와이어 본딩 (Wire bonding) 기술보다 낮은 소비전력과 빠른 속도가 특징인 3차원 집적기술 중 하나이다. TSV는 일반적으로 도금 공정을 통하여 충전되는데, 고종횡비의 TSV에 결함 없이 구리를 충전하기 위해서 3종의 유기첨가제(억제제, 가속제, 평탄제)가 도금액에 첨가되어야 한다. 이러한 첨가제 중 결함 발생유무에 가장 큰 영향을 주는 첨가제는 평탄제이기 때문에, 본 연구에서는 이미다졸(imidazole) 계열, 이민(imine) 계열, 디아조늄(diazonium) 계열 및 피롤리돈(pyrrolidone) 계열과 같은 평탄제(leveler)의 작용기에 따라 TSV 충전 성능을 조사하였다. TSV 충전 시 관능기의 거동을 규명하기 위해 QCM (quartz crystal microbalance) 및 EQCM (electrochemical QCM)을 사용하여 흡착 정도를 측정하였다. 실험 결과, 디아조늄 계열의 평탄제는 TSV를 결함 없이 충전하였지만 다른 작용기를 갖는 평탄제는 TSV 내 결함이 발생하였다. QCM 분석에서 디아조늄 계열의 평탄제는 낮은 흡착률을 보이지만 EQCM 분석에서는 높은 흡착률을 나타내었다. 즉, 디아조늄 계열의 평탄제는 전기 도금 동안 전류밀도가 집중되는 TSV의 상부 모서리에서 국부적인 흡착을 선호하며 이로 인하여 무결함 충전이 달성된다고 추론할 수 있다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.132-133
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• 2006

PRAM (phase-change random access memory)은 전류 펄스 인가에 따른 기록매질의 비정질-결정질 간 상변화와 그에 동반되는 저항변화를 이용하는 차세대 비휘발성 메모리 소자로서 연구되어지고 있다. 본 논문에서는 $(GeTe)_x(Sb_2Te_3)$ pseudobinary line을 따르는 조성(x=0.5, 1, 2, 8)의 벌크 및 박막시료를 제작하고 원자-스케일의 구조적 상변화를 분석하였다. 열증착을 이용하여 Si 기판위에 200nm 두께의 박막을 형성, 질소분위기 하에서 100-450도 범위에서 열처리 하였다. XRD를 통해 열처리 온도에 따른 구조적 분석을 실시하였다. x=8의 조성을 제외한 전체 박막에 대해 열처리 온도 증가에 따라 fcc와 hexagonal 구조가 순차적으로 나타났으며 일부에서는 혼종의 상구조를 보였다. 특히, $Ge_2Sb_2Te_5$ 박막에 대하여 EXAFS (extended x-ray absorption fine structure) 및 XPS를 이용하여 상변화의 원자-스케일 구조분석을 하였다.