• Tribology and Lubricants
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• v.37 no.6
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• pp.213-223
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• 2021

Electrochemical mechanical planarization (ECMP) was developed to overcome the shortcomings of conventional chemical mechanical planarization (CMP). Because ECMP technology utilizes electrochemical reactions, it can have a higher efficiency than CMP even under low pressure conditions. Therefore, there is an advantage in that it is possible to reduce dicing and erosions, which are physical defects in semiconductor CMP. This paper summarizes the papers on ECMP published from 2003 to 2021 and analyzes research trends in ECMP technology. First, the material removal mechanisms and the configuration of the ECMP machine are dealt with, and then ECMP research trends are reviewed. For ECMP research trends, electrolyte, processing variables and pads, tribology, modeling, and application studies are investigated. In the past, research on ECMP was focused on basic research for the development of electrolytes, but it has recently developed into research on tribology and process variables and on new processing systems and applications. However, there is still a need to increase the processing efficiency, and to this end, the development of a hybrid ECMP processing method using another energy source is required. In addition, ECMP systems that can respond to the developing metal 3D printing technology must be researched, and ECMP equipment technology using CNC and robot technology must be developed.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2007.06a
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• pp.81-81
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• 2007

Chemical mechanical polishing (CMP) 공정은 deep 서브마이크론 집적회로의 다층배선구조률 실현하기 위해 inter-metal dielectric (IMD), inter-layer dielectric layers (ILD), pre-metal dielectric (PMD) 층과 같은 절연막 외에도 W, Al, Cu와 같은 금속층을 평탄화 하는데 효과적으로 사용되고 있으며, 다양한 소자 제작 및 새로운 물질 등에도 광범위하게 응용되고 있다. 하지만 Cu damascene 구조 제작으로 인한 CMP 응용 과정에서, 기계적으로 깨지기 쉬운 65 nm의 소자 이하의 구조에서 새로운 저유전상수인 low-k 물질의 도입으로 인해 낮은 하력의 기계적 연마가 필요하게 되었다. 본 논문에서는 전기화학적 기계적 연마 적용을 위해, I-V 특성 곡선을 이용하여 active, passive, transient, trans-passive 영역의 전기화학적 특성을 알아보았으며, Cu 막의 표면 형상을 알아보기 위해 scanning electron microscopy (SEM) 측정과 energy dispersive spectroscopy (EDS) 분석을 통해 금속 화학적 조성을 조사하였다.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.11 no.12
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• pp.1084-1090
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• 1998

As device sizes are scaled down to submicron dimensions, planarization technology becomes increasingly important for both device fabrication and formation of multilevel interconnects. Chemical mechanical polishing (CMP) has emerged recently as a new processing technique for achieving a high degree of planarization for submicron VLSI applications. The polishing process has many variables, and most of which are not well understood. The factors determine the planarization performance are slurry and pad type, insert material, conditioning technique, and choice of polishing tool. Circuit density, pattern size, and wiring layout also affect the performance of a CMP planarization process. This paper presents the results of studies on CMP process window characterization for 0.35 micron process with 5 metal layers.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.06a
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• pp.539-539
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• 2008

본 논문에서는 투명전도박막의 균일한 표면특성을 확보하기 위해 광역평탄화 공정을 적용하여 투명전도 박막의 표면 거칠기를 연구하였으며 슬러리의 종류에 따른 박막의 연마특성을 연구하였다. 본 실험에서 사용된 ITO 박막은 RF Sputtering에 의해 제작되었고 하부 기판은 석영 Glass가 사용되었다. 광역평탄화를 위한 CMP 공정은 고분자 물질계열의 패드위에 슬러리입자를 공급하고 웨이퍼 캐리어에 하중을 가하며 웨이퍼의 표면을 연마하는 방법으로 가공물을 탄성패드에 누르면서 상대 운동시켜 가공물과 친화력이 우수한 부식액으로 화학적 제거를 함과 동시에 초미립자로 기계적 제거를 하는 것이다. ITO 박막의 평탄화를 위한 공정조건은 Polisher pressure 300 g/$cm^2$, 슬러리 유속 80 ml/min, 플레이튼속도 60 rpm으로 하였다. 위의 조건에 따라 공정을 진행 후 연마특성을 측정하였으며 이때 사용된 슬러리는 산화막에 사용되는 실리카슬러리와 금속연마용 슬러리인 EPL을 사용하였다. 연마율은 실리카 슬러리가 EPL슬러리에 비해 높음을 확인 하였다. CMP 공정에 의해 평탄화를 수행 할 경우 실리카슬러리와 EPL슬러리 모두 CMP전에 비해 돌출된 힐록들이 감소되었음을 알 수 있었다. 비균일도 특성은 모든 슬러리가 양호한 특성을 나타내었다. 평탄화된 박막의 표면과 거칠기 특성은 AFM(XE-200, PSIA Company) 을 이용하여 분석을 하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2007.06a
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• pp.88-88
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• 2007

Chemical mechanical polishing (CMP) 공정은 그 어원에서 알 수 있듯이 슬러리의 화학적인 요소와 웨이퍼에 가해지는 기계적 압력에 의해 결정되는 평탄화 기술이다. 최근, 금속배선공정에서 높은 전도율과 재료의 값이 싸다는 이유로 Cu률 사용하였으나, 디바이스의 구조적 특성을 유지하기 위해 높은 압력으로 인한 새로운 다공성 막(low-k)의 파괴와, 디싱과 에로젼 현상으로 인한 문제점이 발생하게 되었다. 이러한 문제점을 해결하고자, 본 논문에서는 Cu 표면에 Passivation layer를 형성 및 제거하는 개념으로 공정시 연마제를 사용하지 않으며, 낮은 압력조건에서 공정을 수행하기 위해, 전해질의 농도 변화에 따른 선형추의전압전류법과 순환전압전류법을 사용하여 전압활성화에 의한 전기화학적 반응이 어떤 영향을 미치는지 연구하였다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2011.05a
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• pp.33.2-33.2
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• 2011

CMP (Chemical-Mechanical Planarization) 공정이란 화학적 반응과 기계적 힘을 동시에 이용하여 표면을 평탄화하는 공정으로, 반도체 산업에서 회로의 고집적화와 다층구조를 형성하기 위해 CMP 공정이 도입되었으며 반도체 패턴의 미세화와 다층화에 따라 CMP 공정의 중요성은 더욱 강조되고 있다. CMP 공정은 압력, 속도 등의 공정조건과, 화학적 반응을 유도하는 슬러리, 기계적 힘을 위한 패드 등에 의해 복합적으로 영향을 받는다. CMP 공정에서, 폴리우레탄 패드는 많은 기공들을 포함한 그루브(groove)를 형성하고 있어 웨이퍼와 직접적으로 접촉을 하며 공정 중 유입된 슬러리가 효과적으로 연마를 할 수 있도록 도와주는 역할을 한다. 하지만, 공정이 진행 될수록 그루브는 손상이 되어 제 역할을 하지 못하게 된다. 패드 컨디셔닝이란 컨디셔너가 CMP 공정 중에 지속적으로 패드 표면을 연마하여 패드의 손상된 부분을 제거하고 새로운 표면을 노출시켜 패드의 상태를 일정하게 유지시키는 것을 말한다. 한편, 금속박막의 CMP 공정에 사용되는 슬러리는 금속박막과 산화반응을 하기 위하여 산화제를 포함하는데, 산화제는 금속 컨디셔너 표면을 산화시켜 부식을 야기한다. 컨디셔너의 표면부식은 반도체 수율에 직접적인 영향을 줄 수 있는 scratch 등을 발생시킬 뿐만 아니라, 컨디셔너의 수명도 저하시키게 되므로 이를 방지하기 위한 노력이 매우 중요하다. 본 연구에서는 컨디셔너 표면에 연마 잔여물 흡착을 억제하고, 슬러리와 컨디셔너 표면 간에 일어나는 표면부식을 방지하기 위하여 소수성 자기조립 단분자막(SAM: Self-assembled monolayer)을 증착하여 특성을 평가하였다. SAM은 2가지 전구체(FOTS, Dodecanethiol를 사용하여 Vapor SAM 방법으로 증착하였고, 접촉각 측정을 통하여 단분자막의 증착 여부를 평가하였다. 또한 표면부식 특성은 Potentiodynamic polarization와 Electrochemical Impedance Spectroscopy (EIS) 등의 전기화학 분석법을 사용하여 평가되었다. SAM 표면은 정접촉각 측정기(Phoenix 300, SEO)를 사용하여 $90^{\circ}$ 이상의 소수성 접촉각으로써 증착여부를 확인하였다. 또한, 표면에너지 감소로 인하여 슬러리 내의 연마입자 및 연마잔여물 흡착이 감소하는 것을 확인 하였다. Potentiodynamic polarization과 EIS의 결과 분석으로부터 SAM이 증착된 표면의 부식전위와 부식전류밀도가 감소하며, 임피던스 값이 증가하는 것을 확인하였다. 본 연구에서는 컨디셔너 표면에 SAM을 증착 하였고, CMP 공정 중 발생하는 오염물의 흡착을 감소시킴으로써 CMP 연마 효율을 증가하는 동시에 컨디셔너 금속표면의 부식을 방지함으로써 내구성이 증가될 수 있음을 확인 하였다.

• Journal of the Microelectronics and Packaging Society
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• v.19 no.1
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• pp.61-66
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• 2012

Chemical Mechanical Planarization (CMP) is a polishing process used in the microelectronic fabrication industries to achieve a globally planar wafer surface for the manufacturing of integrated circuits. Pad conditioning plays an important role in the CMP process to maintain a material removal rate (MRR) and its uniformity. For metal CMP process, highly acidic slurry containing strong oxidizer is being used. It would affect the conditioner surface which normally made of metal such as Nickel and its alloy. If conditioner surface is corroded, diamonds on the conditioner surface would be fallen out from the surface. Because of this phenomenon, not only life time of conditioners is decreased, but also more scratches are generated. To protect the conditioners from corrosion, thin organic film deposition on the metal surface is suggested without requiring current conditioner manufacturing process. To prepare the anti-corrosion film on metal conditioner surface, vapor SAM (self-assembled monolayer) and FC (Fluorocarbon) -CVD (SRN-504, Sorona, Korea) films were prepared on both nickel and nickel alloy surfaces. Vapor SAM method was used for SAM deposition using both Dodecanethiol (DT) and Perfluoroctyltrichloro silane (FOTS). FC films were prepared in different thickness of 10 nm, 50 nm and 100 nm on conditioner surfaces. Electrochemical analysis such as potentiodynamic polarization and impedance, and contact angle measurements were carried out to evaluate the coating characteristics. Impedance data was analyzed by an electrical equivalent circuit model. The observed contact angle is higher than 90o after thin film deposition, which confirms that the coatings deposited on the surfaces are densely packed. The results of potentiodynamic polarization and the impedance show that modified surfaces have better performance than bare metal surfaces which could be applied to increase the life time and reliability of conditioner during W CMP.

• Journal of the Korean Electrochemical Society
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• v.10 no.2
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• pp.94-103
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• 2007

The transition of interconnection metal from aluminum alloy to copper has been introduced to meet the requirements of high speed, ultra-large scale integration, and high reliability of the semiconductor device. Since copper, which has low electrical resistivity and high resistance to degradation, has different electrical and material characteristics compared to aluminum alloy, new related materials and processes are needed to successfully fabricate the copper interconnection. In this review, some important factors of multilevel copper damascene process have been surveyed such as diffusion barrier, seed layer, organic additives for bottom-up electro/electroless deposition, chemical mechanical polishing, and capping layer to introduce the related issues and recent research trends on them.

• Proceedings of the Materials Research Society of Korea Conference
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• 2011.10a
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• pp.24.1-24.1
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• 2011

CMP (Chemical Mechanical Planarization)는 고직접도의 다층구조의 소자를 형성하기 위한 표면연마 공정으로 사용되며, pattern 크기의 감소에 따른 공정 중요도는 증가하고 있다. 반도체 소자 제조 공정에서는 낮은 비용으로 초기재료를 만들 수 있고 우수한 성능의 전기 절연성질을 가지는 산화막을 만들 수 있는 단결정 실리콘 웨이퍼가 주 재료로 사용되고 있으며, 반도체 공정에서 실리콘 웨이퍼 표면의 거칠기는 후속공정에 매우 큰 영향을 미치므로 CMP 공정을 이용한 평탄화 공정이 필수적이다. 다결정 실리콘 박막은 현재 IC, RCAT (Recess Channel Array Transistor), 3차원 FinFET 제조 공정에서 사용되며 CMP공정을 이용한 표면 거칠기의 최소화에 대한 연구의 필요성이 요구되고 있다. 본 연구에서는 알칼리성 슬러리를 이용한 단결정 및 다결정 실리콘의 식각 및 연마거동에 대한 특성평가를 실시하였다. 화학적 기계적 연마공정에서 슬러리의 pH는 슬러리의 분산성, removal rate 등 결과에 큰 영향을 미치고 연마대상에 따라 pH의 최적조건이 달라지게 된다. 따라서 단결정 및 다결정 실리콘 연마공정의 최적 조건을 확립하기 위해 static etch rate, dynamic etch rate을 측정하였으며 연마공정상의 friction force 및 pad의 온도변화를 관찰한 후 removal rate을 계산하였다. 실험 결과, 단결정 실리콘은 다결정 실리콘보다 static/dynamic etch rate과 removal rate이 높은 것으로 나타났으며 슬러리의 pH에 따른 removal rate의 증가율은 다결정 실리콘이 더 높은 것으로 관찰되었다. 또한 다결정 실리콘 연마공정에서는 friction force 및 pad의 온도가 단결정 실리콘 연마공정에 비해 상대적으로 더 높은 것으로 나타났다. 결과적으로 단결정 실리콘의 연마 공정에서는 화학적 기계적인 거동이 복합적으로 작용하지만 다결정 실리콘의 경우 슬러리를 통한 화학적인 영향보다는 공정변수에 따른 기계적인 영향이 재료 연마율에 큰 영향을 미치는 것으로 확인되었으며, 이를 통한 최적화된 공정개발이 가능할 것으로 예상된다.

• Journal of IKEEE
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• v.19 no.1
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• pp.41-44
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• 2015

Silicon trench process for bulk fin field effect transistor (finFET) is suggested without using chemical mechanical polishing (CMP) that cause contamination problems with chemical stuff. This process uses thickness difference of photo resistor spin coating and silicon nitride sacrificial layer. Planarization of silicon oxide and silicon trench formation can be performed with etching processes. In this work 50 nm silicon trench is fabricated with AZ 1512 photo resistor and process results are introduced.