본 논문은 PCB(printed circuit board)에 납땜이 되어 장착된 부품들의 들뜸 상태 검사 알고리즘에 관한 연구이다. 전자산업의 발달로 제품이 소형화, SMD화, 고집적화가 함께 추구되고 있으며, 특히 리드(lead)의 fine-pitch화 현상으로 인해 부품의 들뜸 상태 검사의 중요성은 매우 부각되고 있다. 따라서 본 논문에서는 2차원 포인터 레이저 거리센서를 이용하여 PCB위에 장착된 부품의 들뜸 상태를 검사하고자 한다. 이를 위해 레이저 측정용 장치를 제작하여 부품의 들뜸 검사 알고리즘의 유용성 및 들뜸의 상태 판단 여부를 확인하였다. 본 논문에서 사용한 기준 부품은 각칩 형태로 된 저항, 커패시터와 BGA 및 QFP이며 이 부품들을 이용하여 리드와 바디의 들뜸 상태를 검사하였다. 검사 기준으로 리드의 들뜸은 Scan Teaching 방식을 이용하였으며, 바디의 들뜸은 단차 Teaching 방식을 이용하였다.
Cavity mode Whistler wave를 사용하는 자화유도결합플라즈마 (Magnetized Inductively Coupled Plasma, MICP)의 제반 특성을 비등방성 수송계수를 가지는 Drift-Diffusion 근사, 에너지 보존 방정식 및 유도전자계를 self-consistent 하게 고려하여 계산하였다. 이러한 접근법은 비충돌성 전자가열현상을 고려하지 못하는 단점에도 불구하고, 반도체 장비설계에 필수적인 전자온도, 밀도, 플라즈마 전위, 시스템의 임피던스 특성에 대한 경향성 파악에 매우 유용하다. 뿐만 아니라 전자밀도분포가 공간내에 형성되는 R-wave mode에 미치는 영향을 분석할 수 있다. 직경 320 mm를 가지는 작은 반응기에서 시뮬레이션과 실험결과를 비교하여 본 모델링 방법의 타당성을 검증한 후, 450 mm wafer가공에 적합한 대면적 플라즈마 반응기에서 플라즈마 특성을 연구하였다. 수 mTorr의 공정압력에서 약 10 Gauss전후의 약한 자장이 인가됨으로서 반경방향의 전자밀도 균일성이 대폭 향상되었다. 플라즈마 및 안테나의 대면적화에 수반되는 높은 Q값이 자장의 인가로 큰 폭으로 감소함으로서 임피던스메칭의 안정성이 비약적으로 개선되었고 전력전달 효율 또한 크게 증가함을 알 수 있었다. 본 연구 결과는 차세대 450 mm 반도체 공정장비의 개발에 있어 자화유도결합플라즈마가 매우 유용하게 사용될 수 있음을 보여준다.
IT 산업 및 반도체 산업이 발전함에 따라 초소형, 고집적화 시스템의 요구에 대응하기 위해서 고해상도 및 고정밀의 패턴 구현에 관한 많은 연구가 진행되고 있다. 이러한 연구는 각종 산업제품의 PCB(Printed Circuit Board) 및 디스플레이 장치인 PDP(Plasma Display Panel), LCD(Liquid Crystal Display) 등에 적용되어 널리 응용되고 있다. 현재 널리 사용되는 인쇄 회로 기판은 마스킹 후 선택적 에칭 방식을 적용하여 금속 배선을 형성하는 방식을 적용하고 있다. 이러한 방식은 설계가 변경될 경우 마스크를 다시 제작해야 하는 번거로움이 있어 설계 변경이 용이하지 않고 더욱 길어진 생산시간의 증가로 인하여 생산성 및 집적도가 떨어지게 된다. 따라서 최근에는 이러한 한계를 극복하기 위한 방안이 여러 가지 측면에서 시도되고 있으며, 그 중에서도 Inkjet Printing 기술에 대한 관심이 증가하고 있다. 본 연구에서는 Inkjet Printing 방식을 적용하여 금속 배선을 형성하고 선폭과 두께의 오차를 줄여 배선의 Tolerance 를 개선할 수 있는 방안을 제안하였다. Inkjet Printing 방식을 이용한 기존의 금속 배선 형성은 고해상도의 DPI(Dot Per Inch)에서 잉크 액적이 뭉치는 Bulge 현상이 발생되어 원하는 형상 및 배선의 폭을 구현하는데 어려움이 있었다. Bulge 현상은 배선의 불균일성을 야기할 뿐만 아니라 근접한 배선의 간섭에도 영향을 미처 금속 배선의 기능을 할 수 없는 단점을 발생시킨다. 따라서 본 연구에서는 이러한 Bulge 현상을 줄이고 배선간의 간섭을 방지하여 원하는 배선을 용이하게 형성할 수 있는 순차적 인쇄 방식을 적용하였다. 본 연구에서는 노즐직경 35um 의 Inkjet Head 와 나노 Ag 입자 잉크를 사용하여 Glass 표면 위에 배선을 형성하고 배선의 폭과 두께를 측정하였다. 또한 순차적 인쇄 방식을 적용하여 700DPI 이상의 고해상도에서 나타날 수 있는 Bulge 현상이 감소하였음을 관찰하였으며 금속 배선의 Tolerance를 10%내외로 유지할 수 있음을 확인하였다.
반도체 공정에서 기존보다 큰 30cm 웨이퍼훌 이용하기 위해서 기존의 ECR, Helicon, ICP, 등 공정용 고 밀도 플라즈마 원들의 대면적화에 대한 연구가 세계적으로 진행되고 있다 현 상황에서는 평판형 안테 나룰 이용한 TCP가 대면적용 폴라즈마 원의 가장 유력한 후보로 여겨지고 있다 TCP롤 대면적화 하는 데 있어서 중요한 문제점으로는 대면적에서의 큰 안테나 인되턴스로 인한 임피던스 정합과 대면적에서 의 유전울질의 기계적 강도이다. 앓은 유전물질올 사용힐 수 있도록 대면적 TCP 플라즈마 원올 실계 저l작하였고 이차원 가열이론올 이용한 TCPRP code 률 이용하여 안테나의 반경옳 결정하였디 안테나의 인덕턴스 값올 줄이기 위해서는 주m수는 13.56MHz 보다 낮은 4-5MHz 부근에서 작동하는 RF 파워룰 선택하였다 이 파워 서플라이는 보통 사용되는 50n 흩력 입묘$\mid$던스훌 갖는 형태가 Of니라 LC 공진현상 올 이용하여 부하에 파워률 전달하는 형태이다 .. TCP 장치에 사용할 수 있도록 파워 서플라이 흩력 단에 안테나와 직혈로 가변 콘덴서를 달아서 임11I던스 정합올 힐 수 있게 하였다 안테나에 직훌로 달Of줌으 로써 안테니의 인덕턴스훌 훌여주는 효과훌 얻올 수 있다 안테나에 흐르는 전류룰 측정하기 위해서 사 각형 루프로 전류 픽업 코일을 만들었고 진공상태에서 RF 파워률 인가하고 안테나의 전류와 전압을 측정하여 픽업 코일걸과훌 조정하였다. 발생기체로는 헬륨올 사용하였고 1-100mTorr 의 압력범위에서 실험을 하였다 플라즈마롤 빌샘시키고 파워를 증가 시킴에 따라 E-H mode transition 현상이 관찰되었고 그 때의 임계 전류 값을 측정하였다. 압력이 낮올수록 모드 변화가 일어나는 전류의 값이 작았다 임계 전류는 압력에 대해서 선형적인 특성을 보였다 이는 압력이 낮을수록 유도걸힘이 더 잘 된다는 것을 의미한다 1 1 mTorr에서는 H-mode에서 안테나의 전류가 파워훌 증가시킴에 따라 계속 증가하였으니, 압력이 올라 갈수록 조금씩 증가하는 정도가 줄어들고. 100mTorr에서는 포화된 값을 나타냈다 H-mode로 넘어간 후 에는 파워가 증가황에 따라 안테나의 임피던스 값이 모든 압력영역에서 줄어드는 경황을 보였고, 이는 플라즈마의 인덕턴스에 의해서 안테나의 인덕턴스 기 감소되기 때문이다, 파워가 증가할수록 안테U오} 플라즈마 루프사이의 상호걸합이 증가하는 걸로 해석힐 수 있다 안테나의 인되턴스 변화보다는 저항.성 분의 변화가 컸다 하지만 전체 임피던스로 볼 때 저항성분이 상대적으로 작기 때문에 인덕턴스의 감소 가 더 큰 영향을 미치는 걸로 볼 수 있다. 하지만 플라즈마로의 파워 전달에는 저항성분만이 영향올 미 치므로 저항성분의 큰 변화는 파워가 많이 전달될올 의미한다 피워전달 효율을 계산해 본 결과 수 r mTorr 부근이 80-90% 정도의 높은 효율올 보였고 5mTorr 일 때가 가장 좋았다.
컴퓨터 네트워크는 산업 전반에 응용되고 대중화되어 급속하게 우리의 삶에 파고들고 있다. 이와 더불어 네트워크에 대한 침해도 지능적화, 다양화되어 이에 대한 해결책이 시급한 실정이며 사전에 방지 하기보다는 다양한 네트워크 공격을 받더라도 서비스를 계속할 수 있는 네트워크의 생존성에 관한 사항이 주목을 받고 있다. 이에 본 논문에서는 네트워크의 생존성을 향상시키는 방안으로 IP 통합 관리를 이용하는 방안을 제안하였으며 유 무선 환경에 적용하기 위하여 유 무선 보안 기술을 응용한다. 네트워크의 패킷 모니터링을 통하여 IP/MAC 주소 관리함으로써 관리 네트워크내의 임의의 사용자가 사용중인 네트워크 장비 혹은 PC 의 IP 주소나 네트워크 인터페이스 카드를 임의적으로 또는 악의적으로 변경하는 것을 차단할 수 있고 원과 같은 부적절한 네트워크 현상을 발견하여 시스템을 차단하는 방안을 제시한다.
반도체 소자가 고집적화 되고 고속화를 필요로 하게 됨에 따라, 기존에 사용되었던 알루미늄이나 텅스텐보다 낮은 전기저항, 높은 electro-migration resistance으로 미세한 금속배선 처리가 가능한 Cu가 주목받게 되었다. 하지만 과잉 디싱 현상과 에로젼을 유도하여 메탈라인 브리징과 단락을 초래할 있고 Cu의 단락인 islands를 남김으로서 표면 결함을 제거하는데 효과적이지 못다는 단점을 가지고 있었다. 특히 평탄화 공정시 높은 압력으로 인하여 Cu막의 하부인 ILD막의 다공성의 low-k 물질의 손상을 초래 할 수 있는 문제점을 해결하기 위하여 기존의 CMP에 전기화학을 결합시킴으로서 낮은 하력에서의 Cu 평탄화를 달성 할 수 있는 기존의 CMP 기술에 전기화학을 접목한 새로운 개념의 ECMP (electrochemical-mechanical polishing) 기술이 생겨나게 되었다. 따라서 본 논문에서는 최적화된 ECMP 공정을 위하여 I-V곡선과 CV법을 이용하여 active. passive. trans-passive 영역의 전기화학적 특징을 알아보았고. Cu막의 표면 형상을 알아보기 위해 Scanning Electron Microscopy (SEM) 측정과 Energy Dispersive Spectroscopy (EDS) 분석을 통해 금속 화학적 조성을 조사하였다.
Floating gate를 이용한 플래시 메모리와 달리 질화막을 트랩 저장층으로 이용한 silicon-oxide-silicon nitride-oxide silicon (SONOS) 구조의 플래시 메모리 소자는 동작 전압이 낮고, 공정과정이 간단하며 비례 축소가 용이하여 고집적화하는데 유리하다. 그러나 SONOS 구조의 플래시 메모리소자는 비례 축소함에 따라 단 채널 효과와 펀치스루 현상이 커지는 문제점이 있다. 비례축소 할 때 발생하는 문제점을 해결하기 위해 플래시 메모리 소자를 FinFET과 같이 구조를 변화하는 연구는 활발히 진행되고 있으나, 플래시 메모리 소자를 제작하는 기판의 변화에 따른 메모리 소자의 전기적 특성 변화에 대한 연구는 많이 진행되지 않았다. 본 연구에서는 silicon-on insulator (SOI) 기판의 유무에 따른 멀티비트를 구현하기 위한 듀얼 게이트 가진 SONOS 구조를 가진 플래시 메모리 소자의 subthreshold 전압 영역에서의 전기적 특성 변화를 조사 하였다. 게이트 사이의 간격이 감소함에 따라 SOI 기판이 있을 때와 없을 때의 전류-전압 특성을 TCAD Simulation을 사용하여 계산하였다. 전류-전압 특성곡선에서 subthreshold swing을 계산하여 비교하므로 SONOS 구조의 플래시 메모리 소자에서 SOI 기판을 사용한 메모리 소자가 SOI 기판을 사용하지 않은 메모리 소자보다 단채널효과와 subthreshold swing이 감소하였다. 비례 축소에 따라 SOI 기판을 사용한 메모리 소자에서 단채널 효과와 subthreshold swing이 감소하는 비율이 증가하였다.
금속 나노구조체에서의 localized surface plasmon resonance와 surface-enhanced Raman scattering 현상은 센서를 비롯한 다양한 응용분야를 가지고 있다. 나노구조체 array 형성을 위한 대표적인 top-down 방식인 e-beam lithography 공정은 제조비용이 매우 높고 대량생산 및 대면적화에도 한계가 있기에 polystyrene(PS) bead의 self-assembly를 이용한 nanosphere lithography와 같은 bottom-up 방식이 폭넓게 연구되고 있다. Closed-packing된 PS bead의 monolayer를 얻기 위해서는 기판의 친수성 처리가 필요한데, 기존의 많은 연구에서는 기판의 표면개질에 화학적 공정을 이용하고 있다. 하지만 이는 기판 선택의 자유도를 떨어뜨리는 원인이 된다. 금속이나 실리콘 기판에서는 산성 용액을 이용한 화학적 처리방법을 적용할 수 있지만 SU-8과 같은 감광액 및 폴리머 기판에서는 산에 대한 내구성이 떨어져 화학적 공정의 도입이 불가능 하기 때문이다. 본 연구에서는 이러한 한계점을 극복하기 위해 $UV-O_3$ 공정으로 친수성 처리된 다양한 기판에서 spin coating을 통한 PS monolayer를 제조하였는데, UV 램프의 에너지 조절을 통해 기판에 붙어있는 유기물들을 효과적으로 제거할 수 있었고 $O_3$ 생성 및 분해 과정에서 기판 표면에 친수성 화학 작용기를 생성시킬 수 있었다. 제조된 PS layer를 mask로 사용하여 Ag, Al, Au 등 다양한 나노구조체 array를 형성하여 array 주기에 따른 플라즈몬 공명 특성을 분석하였다. 레이저 조사로 나노구조체의 형상을 변화시킴으로써 동일한 물질과 주기를 가진 array에서도 플라즈몬 특성의 변조가 가능함을 확인하였는데, 이는 금속 나노구조체의 응용측면에서 매우 고무적인 발견이다.
알루미늄을 이용한 배선은 반도체 소자가 초집적화와 초소고속화 됨에 따라, 피로현상과 지연시간 등 배선으로서의 많은 문제점을 가지고 있어, 차세대 배선 재료로서 전기적인 특성 등이 우수한 구리에 대한 연구가 많이 진행되고 있다. 하지만, 구리는 낮은 온도에서 확산이 잘되어 배선 층간의 절연에 문제점을 야기 시킨다. 따라서, 구리를 배선에 적용하여 신뢰성 있는 제품을 만들기 위해서는 확산방지막이 필요하다. 확산방지막은 집적화와 더불어 배선의 두께가 줄어 듦에 따라 소자의 특성에 영향을 미치지 않는 범위 내에서 저항은 낮고, 두께는 얇아야 하며, 높은 종횡비를 갖는 구조에서도 균일한 박막을 형성하여야 하므로, 원자층 증착공정을 이용한 연구가 주를 이루고 있다. 텅스텐 질화막을 이용한 확산방지막은 WF6 전구체를 이용한 보고가 많지만, 높은 증착 온도와 부산물로 인한 부식가능성 이라는 문제점을 안고 있다. 따라서 본 연구에서는, 기존의 할라이드 계열을 이용한 원자층 증착공정의 단점을 보완하기 위하여, 아마이드 계열의 전구체를 사용하여 텅스텐 질화막을 형성하였으며, 이를 통해 공정온도를 낮출 수 있었다.
DRAM의 고접적화에 따라 기존의 반도체 공정에서 사용중인 여러 가지 기술들이 대부분 그 한계를 보이고 었으며, 대표적인 것이 캐퍼시터 형성기술이다. 따라서 1G DRAM급 이상의 초고집적 회로를 실용화하기 위해서 유전율이 높은 BST ($BrSrTiO_3$) 박막을 이용하여 캐패시터를 제조하려는 기술도 반드시 해결되어야 현재 활발히 실용화 연구가 진행중에 있다. BST 박막을 제조하는 방법은 RF magnetron sputtering, Ion beam reactive co-evaporation, LSM (Liquid Source Misted) CVD, MOCVD 등의 법으로 제조되고 있다. 본 연구에서는 전기-수력 학적 분무(Electro-Hydrodynamic Spray)현상을 이용한 MOCVD에 BaO, SrO, $TiO_2$ 박막을 증착 하여 전기장세기, 기판온도, 시간 등에 따른 특성을 조사하였다. 전기수력학적 분무를 이용한 증착법은 원료를 함유하는 용액을 이용함으로써 이송관의 가열이 필요 없이 장치를 간단하게 할 수 있고, 용액의 유량과 전기장의 세기에 따라 초미세 입자제어도 가능하며, 박막의 조성을 출발 용액으로 부터 조절하는 등의 특징을 가지고 있다. 증착한 박막의 표면, 단면 형상 및 조성을 분석하였고 결정화 여부 및 우선 배향성을 조사하였다. 현재는 개별 박막의 표현 형상과 조성에 대한 연구 결과를 얻었으며, 계속해서 박 막의 여러 특성에 대하 연구할 계획이다.
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[게시일 2004년 10월 1일]
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