• 방송공학회논문지
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• 제17권3호
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• pp.503-518
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• 2012

본 논문은 High Efficiency Video Coding (HEVC)의 인-루프 필터 기술인 Sample Adaptive Offset (SAO)에 대하여 복잡도 분석기반의 병렬화 방법을 제안한다. HEVC의 SAO는 쿼드트리 기반으로 영상을 다수의 SAO영역으로 분할하고, 각 영역 단위로 에러 보정을 위한 오프셋 값을 전송함으로써 복호화된 화소의 에러를 보정한다. HEVC의 SAO는 데이터 레벨의 병렬화를 통하여 고속화할 수 있는데, SAO영역 단위의 데이터 레벨 병렬화는 영역의 크기가 일정하지 않아 멀티 코어를 사용한 병렬화시 작업량 불균형(Workload imbalance)이 발생한다. 또한, SAO는 영역 단위로 필터링 적용 여부가 결정되므로 균둥하게 SAO영역을 각 코어에 할당하더라도, 작업량 불균형이 발생할 수 있다. 본 논문에서는 SAO영역의 최소 단위인 Largest Coding Unit (LCU)를 SAO 수행의 기본단위로 하여, 각 단위에서의 SAO 파라미터 정보를 이용하여 복잡도를 미리 예측 하였다. 예측된 복잡도를 기반으로 각 코어에 균일하게 작업량이 할당될 수 있도록 영역을 코어에 적응적으로 할당하여 병렬화를 수행한 결과 순차 수행 기반 SAO에 비하여 2.38배, 영역 균등 SAO 병렬화 대비 21% 속도 향상되었다.

• 지능정보연구
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• 제20권3호
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• pp.1-18
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• 2014

RFID는 유비쿼터스 환경의 다양한 응용분야에서 기본적인 기술로 사용되어 왔다. 특히, 사물 인터넷을 위한 향후 RFID 기술의 폭 넓은 활용의 장애물중의 하나는 태그 리더기에 의한 RFID 데이터의 근본적인 비 신뢰성이다. 특히, 읽기 손실과 잘못된 읽기 같은 읽기오류 문제는 RFID 시스템이 적절히 처리해야 할 필요가 있다. 왜냐하면, 미들웨어 시스템이 전달한 오류 데이터는 궁극적으로 응용 서비스의 품질을 저하시킬 수 있기 때문이다. 따라서 높은 품질의 서비스를 위해서 지능형 RFID 미들웨어 시스템은 응용에 깨끗한 데이터를 전달하기 위해 읽기오류를 상황에 따라 적절하게 처리하여야 한다. 읽기 오류를 해결하기 위한 보편적인 방법 중의 하나는 슬라이딩 윈도우 필터의 사용이다. 따라서 최적의 윈도우 크기를 결정하는 것은 특히 모바일 환경에서는 읽기 오류를 줄이기 위해 쉽지 않은 중요한 일이다. 본 논문에서는 지능형 윈도우 크기 조정을 통해 읽기 오류를 줄이기 위하여 단일 태그를 위한 RFID 데이터 정제 방안을 제안한다. 이항 샘플링을 기반으로 한 기존 연구와 달리, 본 논문에서는 가중치 평균을 사용한다. 이는 최근의 읽기가 더 정확한 현재의 태그 전이를 나타낼 수 있으므로 과거와 현재의 읽기를 차별화하는 일이 필요하다는 것에 기반을 두고 있다. 가중치 평균을 사용하므로 이질적인 읽기 패턴을 갖는 모바일 환경에서도 효율적으로 적응하여 윈도우 크기를 동적으로 조정할 수 있게 된다. 뿐만 아니라, 윈도우 내의 읽음 패턴과 감소되는 윈도우 크기의 효과를 분석함으로서 더욱 효율적이고 정확한 크기 조정 결정을 할 수 있도록 한다. 제안한 방안을 사용하면 RFID 미들웨어 시스템이 응용에 좀 더 정확하고 무결점의 데이터를 제공함으로써 본래의 응용 서비스 품질을 보장할 수 있도록 한다는 궁극적인 목적을 달성할 수 있을 것으로 기대한다.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.335-342
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• 2016

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 부호기를 위한 루프 내 필터의 효율적인 하드웨어 구조를 제안한다. HEVC는 양자화 에러가 발생하는 복원 영상에서 화질을 향상시키기 위해 디블록킹 필터와 SAO(Sample Adaptive Offset)으로 구성된 루프 내 필터를 사용한다. 그러나 루프 내 필터는 추가적인 연산으로 인하여 부호기와 복호기의 복잡도가 증가되는 원인이 된다. 제안하는 루프 내 필터 하드웨어 구조는 수행 사이클 감소를 위해 디블록킹 필터와 SAO를 3단 파이프라인으로 구현되었다. 또한 제안하는 디블록킹 필터는 6단 파이프라인 구조로 구현되었으며, 효율적인 참조 메모리 구조를 위해 새로운 필터링 순서로 수행된다. 제안하는 SAO는 화소들의 처리를 간소화하며 수행 사이클을 감소시키기 위해 한번에 6개의 화소를 병렬 처리된다. 제안하는 루프 내 필터 하드웨어 구조는 Verilog HDL로 설계되었으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 131K개의 게이트로 구현되었다. 또한 164MHz의 동작 주파수에서 4K@60fps의 실시간 처리가 가능하며, 최대 동작 주파수는 416MHz이다.