• 한국자기학회지
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• 제12권6호
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• pp.201-205
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• 2002

경사형 모서리접합을 이용한 터널링 자기저항(tunneling magnetoresistance; TMR) 특성을 연구하였다. 박막 증착과 식각은 스퍼터링과 사이크로트론 전자공명 (electron cyclotron resonance; ECR) 장치를 각각 사용하였다. Si$_3$N$_4$ 장벽층을 이용한 접합의 다층구조는 NiO(60)/Co(10)/NiO(60)/Si$_3$N$_4$(2-6)/NiFe(10) (nm)이었다. 상하부 반강자성체 NiO에 삽입된 wedged 형태의 고정층 Co와 장벽층 Si$_3$N$_4$위에 경사진 비대칭 구조에서 자유층 NiFe간의 접합에서 일어나는 특이한 스핀의존 터널링 현상이 관찰되었다. 외부자장이 0Oe일 때와 접합경계선에 수직방향으로 90Oe일 때 측정한 접합소자의 전류전압특성 곡선이 현저하게 구별되어 나타났다. TMR의 인가 전압의존성은 $\pm$10 V일 때도 약 -10%을 유지하는 매우 안정된 자기저항 특성을 보여주었다.

• 한국자기학회:학술대회 개요집
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• 한국자기학회 2002년도 춘계연구발표회 논문개요집
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• pp.42-43
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• 2002

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.191-192
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• 2010

높은 유전상수를 가지는 터널 장벽물질 들은 플래쉬메모리 및 나노 부유게이트 메모리 소자에서 터널의 두께 및 밴드갭 구조의 변형을 통하여 단일층의 $SiO_2$ 터널장벽에 비하여 동작속도를 향상시키고 누설전류를 줄이며 전하보존 특성을 높여줄 수 있다.[1-3] 본 연구에서는 $Al_2O_3/HfO/Al_2O_3$구조의 고 유전체 터널장벽을 사용하여 $WSi_2$ 나노입자를 가지게 되는 metal-oxide-semiconductor(MOS)구조의 커패시터를 제작하여 전기적인 특성을 확인하였다. p형 (100) Si기판 위에 $Al_2O_3/HfO/Al_2O_3$ (AHA)의 터널장벽구조를 원자층 단일 증착법을 이용하여 $350^{\circ}C$에서 각각 2 nm/1 nm/3 nm 두께로 증착시킨 다음, $WSi_2$ 나노입자를 제작하기 위하여 얇은 $WSi_2$ 박막을 마그네트론 스퍼터링법으로 3 - 4 nm의 두께로 증착시켰다. 그 후 $N_2$분위기에서 급속열처리 장치로 $900^{\circ}C$에서 1분간의 열처리과정을 통하여 AHA로 이루어진 터널 장벽위에 $WSi_2$ 나노입자들이 형성할 수 있었다. 그리고 초 고진공 마그네트론 스퍼터링장치로 $SiO_2$ 컨트롤 절연막을 20 nm 증착하고, 마지막으로 열 증기로 200 nm의 알루미늄 게이트 전극을 증착하여 소자를 완성하였다. 그림 1은 AHA 터널장벽을 이용한 $WSi_2$ 나노 부유게이트 커패시터 구조의 1-MHz 전기용량-전압 특성을 보여준다. 여기서, ${\pm}3\;V$에서 ${\pm}9\;V$까지 게이트전압을 점차적으로 증가시켰을 때 메모리창은 최대 4.6 V로 나타났다. 따라서 AHA의 고 유전체 터널층을 가지는 $WSi_2$ 나노입자 커패시터 구조가 차세대 비 휘발성 메모리로서 충분히 사용가능함을 보였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2000년도 제18회 학술발표회 논문개요집
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• pp.75-75
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• 2000

플라즈마 화학증착법(Plasma Enhanced Chemical Vapor Deposition, PECVD)을 이용하여 양질의 Si3N4 금속-유전막-금속(Metal-Insulator-Metal, MIM) 커페시터를 구현하였다. Fig.1에 나타낸 바와 같이 p형 실리콘 웨이퍼의 열 산화막 위에 1%의 실리콘을 함유하는 알루미늄을 스퍼터링으로 증착하여 전극을 형성하고 두 전극사이에 Si3N4 박막을 증착하여 MIM구조의 박막 커패시터를 제조하였다. Si3N4 유전막은 150Watt의 RF 출력하에서 반응 가스 N2/SiH4/NH3를 각각 300/10/80 sccm로 흘려주어 전체 압력을 1Torr로 유지하면서 40$0^{\circ}C$에서 플라즈마 화학증착법을 이용하여 증착하였으며, Al과 Si3N4 층의 계면에는 Ti과 TiN을 스퍼터링으로 증착하여 확산 장벽으로 이용하였다. 각 시편의 커패시턴스 및 바이어스 전압에 따른 누설 전류의 변화는 LCR 미터를 이용하여 측정하였고 각 시편의 커패시턴스 및 바이어스 전압에 따른 누설 전류의 변화는 LCR 미터를 이용하여 측정하였고 각 시편의 유전 특성의 차이점을 미세구조 측면에서 이해하기 이해 극판과 유전막의 단면 미세구조를 투과전자현미경(Transmission Electron Microscope, TEM)을 이용하여 분석하였다. 유전체인 Si3N4 와 전극인 Al의 계면반응을 억제시키기 위해 TiN을 확산 장벽으로 사용한 결과 MIM커패시터의 전극과 유전체 사이의 계면에서는 어떠한 hillock이나 석출물도 관찰되지 않았다. Fig.2와 같은 커패시턴스의 전류-전압 특성분석으로부터 양질의 MIM커패시터 특성을 f보이는 Si3N4 의 최소 두께는 500 이며, 그 두께 미만에서는 대부분의 커패시터가 전기적으로 단락되어 웨이퍼 수율이 낮아진다는 사실을 알 수 있었다. TEM을 이용한 단면 미세구조 관찰을 통해 Si3N4 층의 두께가 500 미만인 커패시터의 경우에 TiN과 Si3N4 의 계면에서 형성되는 슬릿형 공동(slit-like void)에 의해 커패시터의 유전특성이 파괴된다는 사실을 알게 되었으며, 이러한 슬릿형 공동은 제조 공정 중 재료에 따른 열팽창 계수와 탄성 계수 등의 차이에 의해 형성된 잔류응력 상태가 유전막을 기준으로 압축응력에서 인장 응력으로 바뀌는 분포에 기인하였다는 사실을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.255-255
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• 2010

전하 트랩형 비휘발성 메모리는 10년 이상의 데이터 보존 능력과 빠른 쓰기/지우기 속도가 요구 된다. 그러나 두 가지 특성은 터널 산화막의 두께에 따라 서로 trade off 관계를 갖는다. 즉, 두 가지 특성을 모두 만족 시키면서 scaling down 하기는 매우 힘들다. 이것의 해결책으로 적층된 유전막을 터널 산화막으로 사용하여 쓰기/지우기 속도와 데이터 보존 특성을 만족하는 Tunnel Barrier engineered Memory (TBM)이 있다. TBM은 가운데 장벽은 높고 기판과 전극쪽의 장벽이 낮은 crested barrier type이 있으며, 이와 반대로 가운데 장벽은 낮고 기판과 전극쪽의 장벽이 높은 VARIOT barrier type이 있다. 일반적으로 유전율과 밴드갭(band gap)의 관계는 유전율이 클수록 밴드갭이 작은 특성을 갖는다. 이러한 관계로 인해 일반적으로 crested type의 터널 산화막층은 high-k/low-k/high-k의 물질로 적층되며, VARIOT type은 low-k/high-k/low-k의 물질로 적층된다. 이 형태는 밴드갭이 다른 물질을 적층했을 때 전계에 따라 터널 장벽의 변화가 민감하여 전자의 장벽 투과율이 매우 빠르게 변화하는 특징을 갖는다. 결국 전계에 민감도 향상으로 쓰기/지우기 속도가 향상되며 적층된 유전막의 물리적 두께의 증가로 인해 데이터 보존 특성 또한 향상되는 장점을 갖는다. 본 연구에서는 기존의 TBM과 다른 형태의 staggered tunnel barrier를 제안한다. staggered tunnel barrier는 heterostructure의 에너지 밴드 구조 중 하나로 밴드 line up은 두 밴드들이 같은 방향으로 shift된 형태이다. 즉, 가전자대 에너지 장벽의 minimum이 한 쪽에 생기면 전도대 에너지 장벽의 maximum은 반대쪽에 생기는 형태를 갖는다. 이러한 밴드구조를 갖는 물질을 터널 산화막층으로 하게 되면 쓰기/지우기 속도를 증가시킬 수 있으며, 데이터 보존 능력 모두 만족할 수 있어 TBM의 터널 산화막으로의 사용이 기대된다. 본 연구에서 제작한 staggered TBM소자의 터널 산화막으로는 $Si_3N_4$/HfAlO (Hf:Al=1:3)을 사용하여 I-V(current-voltage), Retention, Endurance를 측정하여 메모리 소자로서의 특성을 분석하였으며, 터널 산화막의 제 1층인 $Si_3N_4$의 두께를 1.5 nm, 3 nm일 때의 특성을 비교 분석하였다.

• 한국진공학회지
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• 제22권6호
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• pp.335-340
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• 2013

본 논문은 InP 식각정지층을 갖는 MHEMT 소자의 항복전압을 증가시키기 위한 시뮬레이션 설계 논문이다. MHEMT 소자의 게이트 리세스 구조 및 채널 구조를 변경하여 시뮬레이션을 수행하였고 비교 분석하였다. MHEMT 소자의 드레인 측만을 완전히 제거한 비대칭 게이트 리세스 구조인 경우 $I_{dss}$ 전류가 90 mA에서 60 mA로 줄어들지만 항복 전압은 2 V에서 4 V로 증가함을 확인하였다. 이는 $Si_3N_4$ 보호층과 InAlAs 장벽층 사이의 계면에서 형성되는 전자-포획 음의 고정전하로 인해 채널층에서의 전자 공핍이 심화되어 나타나는 현상으로 이는 채널층의 전류를 감소시켜 충돌이온화를 적게 형성시켜 항복전압을 증가시킨다. 또한, 동일한 구조의 비대칭 게이트 리세스 구조에서 채널층을 InGaAs/InP 복합 채널로 바꾸어 설계한 구조에서는 항복전압이 5 V로 증가하였다. 이는 높은 드레인 전압에서 InP 층의 적은 충돌이온화와 이동도로 인해 전류가 더 감소했기 때문이다.

• 한국재료학회지
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• 제10권1호
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• pp.29-33
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• 2000

비정질 WNx 박막이 반응성 스퍼터링법으로 제조되었다. 비정질 형성을 위한 질소의 농도범위는 10~40at%이었다. 비정질 W(sub)67N(sub)33 박막은 1273K에서 1분 동안 급속 열처리되어 저항이 낮은 등축정의 $\alpha$-텅스텐 상과 과잉의 질소로 변태되었다. 이러한 박막의 저항은 순수한 텅스텐 박막과 유사하였다. $\alpha$-텅스텐 상으로부터 방출된 과잉의 질소는 $\alpha$-텅스텐/다결정 실리콘의 계면에 편석되었다. 편석된 질소는 Si$_3$N$_4$나노 결정으로 균일한 확산 장벽층을 형성시켰고, 저항이 높은 텅스텐 실리사이드의 반응을 억제하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.139-139
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• 2010

금속 실리사이드 나노입자는 열적 및 화학적 안정성이 뛰어나고, 절연막내에 일함수 차이에 따라 깊은 양자 우물구조가 형성되어 비휘발성 메모리 소자를 제작할 수 있다. 그러나 단일 $SiO_2$ 절연막을 사용하였을 경우 저장된 전하의 정보 저장능력 및 쓰기/지우기 시간을 향상시키는 데 물리적 두께에 따른 제한이 따른다. 본 연구에서는 터널장벽 엔지니어링을 통하여 물리적인 두께는 단일 $SiO_2$ 보다는 두꺼우나 쓰기/지우기 동작을 위하여 인가되는 전기장에 의하여 상대적으로 전자가 느끼는 상대적인 터널 절연막 두께를 감소시키는 방법으로 동작속도를 향상 시킨 $SiO_2/Si_3N_4/SiO_2$ 및 $Si_3N_4/SiO_2/Si_3N_4$ 터널 절연막을 사용한 금속 실리사이드 나노입자 비휘발성 메모리를 제조하였다. 제조방법은 우선 p-type 실리콘 웨이퍼 위에 100 nm 두께로 증착된 Poly-Si 층을 형성 한 이후 소스와 드레인 영역을 리소그래피 방법으로 형성시켜 트랜지스터의 채널을 형성한 이후 그 상부에 $SiO_2/Si_3N_4/SiO_2$ (2 nm/ 2 nm/ 3 nm) 및 $Si_3N_4/SiO_2/Si_3N_4$ (2 nm/ 3 nm/ 3 nm)를 화학적 증기 증착(chemical vapor deposition)방법으로 형성 시킨 이후, direct current magnetron sputtering 방법을 이용하여 2~5 nm 두께의 $WSi_2$ 및 $TiSi_2$ 박막을 증착하였으며, 나노입자 형성을 위하여 rapid thermal annealing(RTA) system을 이용하여 $800{\sim}1000^{\circ}C$에서 질소($N_2$) 분위기로 1~5분 동안 열처리를 하였다. 이후 radio frequency magnetron sputtering을 이용하여 $SiO_2$ control oxide layer를 30 nm로 증착한 후, RTA system을 이용하여 $900^{\circ}C$에서 30초 동안 $N_2$ 분위기에서 후 열처리를 하였다. 마지막으로 thermal evaporator system을 이용하여 Al 전극을 200 nm 증착한 이후 리소그래피와 식각 공정을 통하여 채널 폭/길이 $2{\sim}5{\mu}m$인 비휘발성 메모리 소자를 제작하였다. 제작된 비휘발성 메모리 소자는 HP 4156A semiconductor parameter analyzer와 Agilent 81101A pulse generator를 이용하여 전기적 특성을 확인 하였으며, 측정 온도를 $25^{\circ}C$, $85^{\circ}C$, $125^{\circ}C$로 변화시켜가며 제작된 비휘발성 메모리 소자의 열적 안정성에 관하여 연구하였다.

• 한국자기학회지
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• 제17권3호
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• pp.120-123
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• 2007

이 연구에서는 Ta 45/Ru 9.5/IrMn 10/CoFe $3/AlO_x$/자유층/$AlO_x$/CoFe 7/IrMn 10/Ru 60(nm) 구조를 갖는 이중장벽 자기터널접합(double-barrier magnetic tunnel junction: DMTJ)를 다루었다. 자유층은 $Ni_{16}Fe_{62}Si_8B_{14}\;7nm$, $Co_{90}Fe_{10}(fcc)$ 7 nm 및 $CoFet_1$/NiFeSiB $t_2$/CoFe $t_1$으로 구성하였으며 두께 $t_1,\;t_2$는 변화시켰다. 즉 TMR비와 RA를 개선하기 위하여 부분적으로 CoFe층을 대체할 수 있는 비정질 NiFeSiB층이 혼합된 자유층 CoFe/NiFeSiB/CoFe을 갖는 DMTJ를 연구하였다. NiFeSiB($t_1=0,\;t_2=7$)만의 자유층을 갖는 DMTJ는 터널자기저항(TMR)비 28%, 면적-저항곱(RA) $86k{\Omega}{\mu}m^2$, 보자력($H_c$) 11 Oe 및 층간 결합장($H_i$) 20 Oe를 나타내었다. $t_1=1.5,\;t_2=4$인 경우의 하이브리드 DMTJ는 TMR비 30%, RA $68k{\Omega}{\mu}m^2$ 및 $H_c\;11\;Oe$를 가졌으나 $H_i$는 37 Oe로 증가하였다. 원자현미경(AFM)과 투과전자현미경(TEM)측정을 통하여 NiFeSiB층 두께가 감소하면 $H_i$가 증가하는 것을 확인하였다. 비정질 NiFeSiB층이 두꺼워지면 보통 계면의 기복을 유도하는 원주형성장(columnar growth)를 지연시키는데 유효하였다. 그러나 NiFeSiB층이 얇으면 표면거칠기는 증가하고 전자기적 Neel 결합 때문에 Hi는 커졌다.

• 한국진공학회지
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• 제9권2호
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• pp.162-166
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• 2000

플라즈마 화학증착법(Plasma Enhanced Chemical Vapor Deposition, PECVD)을 이용하여 양질의 $Si_3N_4$ 금속-유전막-금속(Metal-Insulator-Metal, MIM) 커패시터를 구현하였다. 유전체인 $Si_3N_4$와 전극인 Al의 계면반응을 억제시키기 위해 티타늄 나이트라이드(TiN)를 확산 장벽으로 사용한 결과 MIM 커패시터의 전극과 유전체 사이의 계면에서는 어떠한 hillock이나 석출물도 관찰되지 않았다. 커패시턴스와 전류전압 특성분석으로부터 양질의 MIM 커패시터 특성을 보이는 $Si_3N_4$의 최소 두께는 500 $\AA$이며, 그 두께 미만에서는 대부분의 커패시터가 전기적으로 단락되어 웨이퍼 수율이 낮아진다는 사실을 알 수 있었다. 투과전자현미경(transmission Electron Microscope, TEM)을 이용한 단면 미세구조 관찰을 통해 $Si_3N_4$층의 두께가 500 $\AA$ 미만인 커패시터의 경우에 TiN과 $Si_3N_4$의 계면에서 형성되는 슬릿형 공동(slit-like void)01 의해 커패시터의 유전특성이 파괴된다는 사실을 알게 되었으며, 열 유기 잔류 응력(thermally-induced residual stress) 계산에 기초하여 공동의 형성 기구를 규명하였다.