• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2015년도 춘계학술대회 논문집
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• pp.28-28
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• 2015

현재 인쇄전자 소자 생산을 위해 사용되고 있는 대부분의 그라비아 롤러는 미세 패턴의 보호와 인쇄 중 마찰에 대한 내구성을 향상시키기 위해 경질 크롬 도금 막이 사용되고 있다. 그러나 경질 크롬 도금 막의 경우 구현할 수 있는 경도(~1000 HV)와 이형성, 내마찰(마찰계수: ~ 0.6) 특성 등에 한계가 있다. 이러한 경질 크롬 도금이 적용된 그라비아 롤은 그 수명과 내구성, 구현할 수 있는 인쇄 품질 및 신뢰성 그리고 인쇄처리 속도 등에 있어 여러 문제가 있다. DLC(Diamond Like amorphous Carbon)는 낮은 마찰계수 값인 0.2 이하와 뛰어난 내마모성, 상대재료에 대한 이형성 등을 겸비한 표면강화 기술로 경질 크롬 도금막 대비 우수한 표면 경도(>1,800 HV) 특성을 갖으며, 합성된 DLC 코팅 막의 경우 정밀 인쇄 제판이 요구하는 표면거칠기를 구현할 가능성이 높다는 장점이 있다. 특히 실리콘이 첨가 된 Si-DLC의 경우 표면의 마찰계수를 0.1 이하까지 낮출 수 있는데 닥터블레이드 및 잉크, 인쇄 기재와의 마찰 훼손을 최소화시켜 그라비아 인쇄 롤의 수명을 향상시킬 수 있다. 또한 PECVD 공정을 이용하여 합성한 Si-DLC는 표면거칠기를 10nm 이하의 경면으로 구현할 수 있으며, 높은 접촉각에 의한 우수한 이형성을 통해 미세 패턴 내부에 전자잉크/페이스트가 잔류되는 현상을 억제할 수 있다. 이는 기존 경질 크롬 도금이 적용된 그라비아 롤에서 발생하는 패턴 내 잉크 잔류-고형화와 그에 의한 사용수명 단축현상을 현저히 개선시킬 수 있다.

• 한국진공학회지
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• 제6권4호
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• pp.364-371
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• 1997

MERIE 플라즈마 장비를 사용하여 실리콘의 트렌치 식각을 HBr, He-$O_2,SiF_4,CF_4$ 등의 가스를 주입하여 수행하였으며 식각 속도, 식각 프로파일 변화, 잔류물 생성 및 표면 상태 등을 관찰하였다. HBr만을 이용한 플라즈마 식각시에는 트렌치 하부 영역에 상당한 횡방향 식각이 일어나 항아리 모양의 식각 프로파일이 관찰되었으며, HBr에 He-$O_2$가스와 $SiF_4$나 $CF_4$등의 주입량을 변화시켜 벽면 기울기와 횡방향 식각의 정도를 제어할 수 있었다. 표면 잔류물 특성 및 표면 거칠기(roughness)등은 HBr/He-$O_2$/$SiF_4$가스를 동시에 주입하여 식각하였을 때 가장 양호한 식각 특성을 나타내었으며, 첨가 가스로 $SiF_4$를 이용함으로써 기존의 C-F계 플라즈마를 이용한 트렌치 식각 특성들보다 우수한 공정 결과를 얻었다. 또 한 $SiF_4$를 이용함으로써 $CF_4$ 첨가시보다 C의 잔류물을 크게 줄이고 표면 손상을 개선할 수 잇음을 X-선 광전자 분석과 주사전자현미경(scanning electron microscopy) 및 AFM(atomic force microscopy)의 결과로써 확인하였다.

• 한국재료학회지
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• 제3권6호
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• pp.638-644
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• 1993

티타니움 폴리사이드 MOS(metal oxide semiconducter)캐퍼시타 구조에서 두께가 8nm인 게이트산화막의 절연파괴강도의 열화거동을 열처리조건 및 폴리실리콘막의 두께를 달리하여 조사했다. 티타니움 폴리사이드 게이트에서 게이트산화막의 전연피괴특성은 열처리 온도가 높을수록, 열처리시간이 길수록 많이 열화되어 실리사이드의 하부막인 잔류 폴리실리콘의 두께가 얇을수록 그 정도는 심해진다. 티타니움 실리사이드가 게이트산화막고 직접적인 접촉이 없더라도 게이트산화막의 신회성이 열화되는 것을 알 수 있었다. 실리사이드 형성후 열처리에 따른 게이트 산화막의 절연파괴특성열화는 티타니움 원자가 폴리실리콘을 통해 게이트산화막으로 확산되어 게이트산화막에서 티타니움의 고용량이 증가한 때문인 것이 SIMS분석 결과로부터 확인되었다.

• 한국진공학회지
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• 제6권4호
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• pp.326-336
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• 1997

트랜지스터의 소오스/드레인 접합 특성에 가장 큰 영향을 미치는 인자는 이온 주입 시 발생한 실리콘 내에 발생한 결합이라는 사실에 착안하여, 기존 소오스/드레인 접합 형성 공정과 다른 새로운 방식을 도입하여 이온 주입에 의해 생긴 결함의 제어를 통해 고품질 초 저접합 $p^+$-n접합을 형성하였다. 기존의 $p^+$소오스/드레인 접합 형성 공정은 $^{49}BF_2^+$ 이온 주입 후 층간 절연막들인 TEOS(Tetra-Ethyl-Ortho-Silicate)막과 BPSG(Boro-Phospho-Silicate-Glass)막을 증착 후 BPSG막 평탄화를 위한 furnace annealing 공정으로 진행된다. 본 연구에서는 이러한 기존 공정과는 달리 층간 절연막 증착 전 저온 RTA첨가 방법, $^{49}BF_2^+$와 $^{11}B^+$ 을 혼합하여 이온 주입하는 방법, 그리고 이온 주입 후 잔류 산화막을 제거하고 MTO(Medium temperature CVD oxide)를 증착하는 방법을 제시하 였으며, 각각의 방법은 모두 이온 주입에 의한 실리콘 내 결합 농도를 줄여 기존의 방법보 다 더 우수한 양질의 초 저접합을 형성할 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 1998년도 제14회 학술발표회 논문개요집
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• pp.80-80
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• 1998

RU02 박막은 전이금속으로서 rutile 구조이며, 넓은 온도 영역에서 금속성의 를 나타내고, 700도 이상의 높은 온도에서 열적 안정성을 갖는 물질이다 이러한 특성 때문 에 RU02 박막은 실리콘 디바이스에서 배선 게이트 전극 확산 장벽 등에 응용가능성이 높 은 물질로 각광을 받고 있다- 특히 다결정 RU02 박막은 DRAM (dynamic random access m memory) 내의 강유전성 축전기의 전극으로서 유망한 물질이다. 지금까지 이러한 응용분야에 사용된 전극물질은 pt 금속이었다 그러나 이러한 금속전극은 SI 산소 그리고 강유전체의 구성물질 등과의 상호확산, pt 표면의 hillock의 존재로 생기는 전기적 단락, 기판과의 나쁜 점작성, 어려운 에칭 프로세스 등의 단점을 가지고 있다 더욱 더 심각한 문제는 P Pt'ferroelectric/Pt 구조에서 나타나는 aging과 fatigue인데, 이는 108 사이쿨 이후에 스위칭 가 능한 잔류 pOlarization 으$\mid$ 감소를 유발하게 된다- 최근 Berstein은 Pt 대신에 RU02를 사용함으로써 강유전체 축전기에서의 fatigue 현상을 크게 감소시켰다고 보고 한 바 있다 Burst川도 RU02 가 실리콘 표면과 유전체 물질 사이에 전기전도 어떠한 상호 확산도 일어나지 않음을 보였다. 그러나 이러한 연구 결과에도 증착조건과 RU02 박악의 특성에 관한 상호 관계가 충분히 더욱 더 중은 강유전성 박막올 만들기 위해서는 이러한 박막 전극에 않고 있다 연구되지 대한 상세한 연구가 반드시 필요하다고 본다. RU02 박막은 실리콘 기판 위에 고주파 마그네트론 스퍼터링 방법으로 증착하였다. 사용 한 타켓은 2 인치의 직경을 가지는 CERAC 사에서 제작한 Ruol다 초기 진공은 1O~6 Torr 이하였고, 고주파 전력은 20 - 80W 까지 변화시켰다 반응성 스퍼터링율 하기 위해 아르곤과 산소롤 주입하였고, 산소/(산소+아르곤)의 비를 변화시켰다 기판의 온도와 증착압력은 각각 상온에 서 500도까지 , 5mTorr에 서 100mTorr 까지 변 화시 켰 다 RU02 박막의 결정성을 조사하기 위해 XRD 표면 형상과 단면을 조사하기 위해 SEM을 사용하였다‘ 박악의 비저항을 조사하기 위해 4-단자법 van der Pauw 방법을 사용하였다. RU02 박막은 증착압력이 높을수록 비저항은 높아지고, 두께는 감소하였다. 특히 1 100mTorr에서는 작업가스와 스퍼터된 입자사이의 심각한 산란 때문에 아예 증착이 이루어 지지 않았다‘ RF 전력이 증가할수록 비저항이 낮아졌다. 이는 두께에 의존하는 결과이며 전형적인 금속박막에서 나타나는 현상과 유사함을 알 수 있었다- 기판온도와 작업가스의 산소 분압이 높을수록 비저항이 감소하였다‘ 이러한 사실은 성장한 박악의 결정구조와 밀접한 관련이 있음을 보여준다.

• 한국세라믹학회지
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• 제39권12호
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• pp.1149-1152
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• 2002

실리콘의 고압상을 연구하는 수단으로 압입 방법을 사용하였다. 실험에는 (100)과 (111) 실리콘 웨이퍼를 사용하였으며 하중유지 시간과 하중인가 속도에 따른 잔류상의 변화를 연구하였다. 압입 후의 상분석에는 Raman spectroscopy를 사용하였다. 하중 유지 시간의 실험결과 (111) 시편에서는 하중 유지 시간이 길어질수록 소성변형이 진행되어 고압상인 Si-III 와 Si-XII는 결정구조를 유지하지 못하고 사라지고 대신 a-Si가 관찰되었다. 하중 인가 속도 실험 결과 하중 인가 속도가 0.1 mm/min일 경우 모든 시편의 force/displacement 곡선에서 pop-in을 관찰할 수 있었다. Raman peak 분석 결과 이들 시편에서는 상전이가 관찰되었다. 5 mm/min의 하중인가 속도의 경우 (111) 시편에서는 급격한 변형의 증가 부분이 관찰되었으나 (100) 시편의 경우 관찰되지 않았다. 하중인가 속도가 느릴 경우 상전이 양상이 뚜렷하게 나타났으며 반대의 경우 상전이는 소량 관찰되거나 관찰되지 않았다. 이것은 하중인가속도가 상전이 영역의 부피에 영향을 주기 때문이라 판단된다.

• 한국산학기술학회논문지
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• 제6권3호
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• pp.273-277
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• 2005

새로이 제안된 15nm-Ni/15nm-Co의 적층구조로부터 제조된 NiCo 복합실리사이드를 실제 디바이스에 채용하기 위해, $SiO_2$ 스페이서를 가진 폴리실리콘 게이트 선폭이 $0.25\~l.5um$까지 변화하는 테스트그룹을 이용하여 30초-RTA를 이용한 실리사이드화 온도를 $700^{\circ}C\~1100^{\circ}C$까지 변화시키면서 이때 cleaning전후의 잔류금속의 생성모습을 확인하였다. RTA온도가 올라갈수록 $SiO_2$로 구성된 필드와 스페이서 상부와, 실리사이드가 형성된 게이트 상부에 $0.25{\mu}m$정도의 단축직경을 가진 타원형 잔류금속이 미로형 또는 게이트 방향으로 생성되는 특징이 있었고 동시에 응집이 많아지는 현상이 있었다. 응집이 많을수록 하부 절연층과의 반응도가 증가하여 절연특성이 저하될 수 있었고 과도한 습식제거 공정을 오래하여야 하므로 실험범위 내에서 가급적 저온 실리사이드화 열처리가 바람직하였다.

• 전자공학회논문지A
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• 제33A권2호
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• pp.96-113
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• 1996

고농도로 붕소가 도핑된 실리콘층 내에 존재하는 부정합 전위는 웨이퍼 가장자리에서 발생됨을 알았으며, 이 층을 도핑되지 않은 영역으로 둘러쌓음으로써 부정합 전위가 억제된 고농도로 붕소가 도핑된 실리콘층을 형성할 수 있었다. 이를 이용하여 부정합 전위가 없는 고농도로 붕소가 도핑된 실리콘 멤브레인을 제작하였으며, 이 멤브레인의 표면 거칠기 및 파괴 강도 그리고 잔류 인장 응력을 각각 20$\AA$ 1.39${\times}10^{10}dyn/cm^{2}$ 그리고 2.7${\times}10^{9}dyn/cm^{2}$로 측정되었다. 반면에 부정합 전위를 포함하는 기존 멤브레인은 각각 500$\AA$ 8.27${\times}10^{9}dyn/cm^{2}$ 그리고 9.3${\times}10^{8}dyn/cm^{2}$로 측정되었으며, 두 멤브레인의 이러한 차이는 부정합 전위에서 기인함을 알았다. 측정된 두 멤브레인의 Young's 모듈러스는 1.45${\times}10^{12}dyn/cm^{2}$로 동일하게 나타났다. 또, 도핑 농도 1.3${\times}10^{12}dyn/cm^{3}$에 대한 고농도로 붕소가 도핑된 실리콘의 유효 격자 상수 및 기존 멤브레인의 평면적 격자 상수 그리고 기존 멤브레인 내의 부정합 전위의 밀도는 각각 5.424$\AA$ 5.426$\AA$ 그리고 2.3${\times}10^{4}$/cm 로 추출되었으며, 붕소가 도핑된 실리콘의 부정합 계수는 1.04${\times}10^{23}$/atom으로 추출되었다. 한편 별도의 추가적인 공정없이 일반적인 에피 성장법을 사용하여 고농도로 붕소가 도핑된 실리콘층 위에 부정합 전위가 없는 에피 실리콘을 성장시켰으며, 이 에피 실리콘의 결정성은 매우 양호한 것으로 밝혀졌다. 또 부정합 전위가 없는 에피 실리콘에 n+/p 게이트 다이오드를 제작하고 그 전압-전류 특성을 측정한 결과 5V의 역 바이어스에서 0.6nA/$cm^{2}$의 작은 누설 전류값을 나타내었다.

• 한국소성가공학회:학술대회논문집
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• 한국소성가공학회 2009년도 추계학술대회 논문집
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• pp.323-327
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• 2009

Silicone is recently used for LED chip encapsulment due to its good thermal stability and optical transmittance. In order to predict residual stress which causes optical briefringence and mechanical warpage of silicone, finite element analysis was conducted for both curing and cooling process during silicone molding. For analysis of curing process, a cure kinetics model was derived based on the differential scanning calorimetry(DSC) test and applied to the material properties for finite element analysis. Finite element simulation result showed that the curing as well as the cooling process should be designed carefully so as to reduce the residual stress although the cooling process plays the bigger role than curing process in determining the final residual stress state.

• 소성∙가공
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• 제21권2호
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• pp.101-106
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• 2012

Generally, rapid cure reaction of LED encapsulation silicone resin causes serious defects in cured resin products such as warpage, residual bubbles, and reduced wettablility. In order to prevent residual bubbles in silicone resin, the step cure process was examined in the present paper. Three kinds of step cure processes were applied, and bubble-free phenomenon was observed. Most of the bubbles were removed under $70^{\circ}C$, the minimum temperature for activating cure reaction. In addition, degree of cure(DOC) and temperature distribution were predicted by using FEM analysis of heat transfer. It was concluded that maintaining cure temperature which provide a DOC under 0.5~0.6 effectively reduces residual bubbles.