산화아연은 광학적/전기적 특성 때문에 많이 연구되고 있는 재료이지만 산, 염기분위기에 약하기 때문에 양극 산화법을 이용하여 제조하기 힘들며, 현재 보고 되어 지고 있는 연구결과 역시도 많지 않다. 본 논문에서는 일반적인 전해질인 수용액이 아닌 에탄올과 $H_2SO_4$의 혼합용액을 사용하여 양극산화 하였으며 수용액에서 제조된 ZnO와는 다른 자기 정렬된 줄무늬의 육각판상구조를 가진 ZnO를 제조할 수 있었다. 이는 $H_2SO_4$를 함유한 에탄올용액에서 $H_2SO_4$에 미량 포함된 $H_2O$가 ZnO의 선택적인 용해를 함으로서 자기 정렬된 구조를 만드는데 기인한다. $H_2SO_4$의 농도, 인가전압, 양극산화 시간, 물 첨가 등에 따른 영향 및 자기 정렬된 줄무늬의 육각판상구조를 생성하는 메커니즘을 다루었다.
제한된 조건에서 타이타늄을 양극산화 하였을 때, 자기 정렬된 나노 튜브 형태의 티타니아 구조를 얻을 수 있으며, 그 형태는 양극산화 조건에 따라 변할 수 있음은 학계에 이미 잘 알려져 있다. 그러나 자세한 메커니즘과 전기화학적 조건들은 아직 명확하게 밝혀지지 않았다. 본 연구에서는 자기 정렬된 티타니아 나노 구조의 형태학적 변화를 인가전압과 혼합 전해질의 농도를 변화시켜가며 체계적으로 연구하여, 티타니아 나노 튜브와 마이크로 콘이 생성되는 조건에 대한 지도를 그렸다. 일반적으로 인가 전압이 증가하고, 혼합 전해질에서의 불산의 농도가 낮을수록, 티타니아 나노 구조가 나노튜브에서 마이크로 콘으로 변화하는 것을 확인하였다. 티타니아의 다양한 기능적인 특성을 바탕으로, 구조변화에 대한 전기화학적 이해를 통해, 물 분해, 연료 감응형 태양전지(DSSCs), 광촉매, 가스 센서 등에 적용될 수 있을 것으로 기대한다.
나노패턴 제작은 차세대 초고밀도 반도체 메모리기술과 바이오칩 등 나노기술의 핵심 분야로, 나노패턴 구조를 나노-바이오 전자소자 및 반도체 산업분야에 적용할 경우 시장 선점 및 막대한 부가가치 창출 등을 통해 국가경쟁력 강화에 크게 기여할 것으로 기대된다. 하지만 대면적 패턴형성이 어려워 뿐만 아니라 $300^{\circ}$ 이상의 열처리 과정에 의한 생산성이 떨어진다. 또한 나노구조가 잘 이루어진 차원, 표면상태, 결정성, 화학적 조성을 갖도록 하는 합성 및 제조상의 어려움 때문이다. 이에 반해 자기정렬 ITO Dot 형성은 상기 기술한 1차원 나노구조형성을 하는 것에 비하여, 나노구조를 제작하기 위하여 공정이 단순하며, 비용 및 생산성 측면에서 유리 할 것으로 생각된다. 이에 본 연구는 E-beam을 이용하여 형성된 ITO 박막에 HCl solution을 이용하여 자기정렬 ITO Dot 형성 후 n-AlGaInP Vertical LED[VLED] 표면에 nano pillar의 두께에 각기 다르게 형성하였으며, 최종적으로 제작된 VLED의 전기적, 광학적 특성을 조사하였다.
본 연구에서는 인산 용액 하에서 2차 양극 산화 기법에 의해 제작된 양극 산화 알루미나 막을 마스크로 이용하여 정렬된 니켈 나노점 구조를 제작하였다. $2{\mu}m$ 두께의 얇은 양극 산화 알루미나 막 표면에 평균 279 nm 크기의 기공구조를 형성하였으며 이를 얇은 니켈 박막의 열 증착 시 다공 구조 마스크로 이용하여 정렬된 니켈 나노점 구조를 제작하였다. 형성된 니켈 나노점의 크기는 평균 293 nm의 크기를 가지고 있으며 알루미나 막 표면상의 기공 구조의 형상을 따르고 있음을 볼 수 있었다. 제작된 나노점 구조의 자기적 특성을 상온에서 자기이력곡선의 측정을 통해 살펴보았으며 연속적인 니켈 박막과 비교하였을 때 고립된 나노점 구조로 인하여 자화용이축을 따라 각형비의 감소와 보자력의 증가가 나타남을 관찰할 수 있었다. 본 연구를 통해 양극 산화 막을 마스크로 이용한 박막 증착 과정을 통해 균일한 자기 나노점 구조를 제작할 수 있음을 확인할 수 있었다.
옥살산 수용액에서의 전기화학적 양극산화에 의한 자기정렬된 알루미나 나노템플레이트의 제조에 있어서 전해액 첨가제를 이용하여 기존 양극산화 법으로는 보고된 바 없는 160~200 V 범위의 자기 정렬 구간을 관찰하였다. 고전계 양극산화와 펄스분리법 및 화학적 기공확장을 거쳐 생성된 자기 정렬구조를 FE-SEM 으로 관찰한 결과 이 전압구간에서의 기공간격과 전압과의 관계는 2.2 nm/V 으로 기존 고전계 양극산화의 결과와 유사하게 나타남을 알 수 있었다. 또한 양극산화막의 성장속도는 약 60 ${\mu}m$/hr로 유사한 기공구조를 얻을 수 있는 인산 수용액에서의 연질 양극산화에 비해 약 30배로 높은 것을 알 수 있었다. 이러한 고찰을 통하여 기공간격 300 nm 이상의 나노템플레이트를 고속으로 제조할 수 있는 조건을 확립하였다.
Deep Submicron 영역에서 요구되는 고성능 소자로서 자기-정렬된 ESD(Elevated Source/Drain)구조의 MOSFET을 제안하였다. 제안된 ESD 구조는 일반적인 LDD(Lightly-Doped Drain)구조와는 달리 한번의 소오스/드레인 이온주입 과정이 필요하며, 건식 식각 방법을 적용하여 채널의 함몰 깊이를 조정할 수 있는 구조를 갖는다. 또한 제거가 가능한 질화막 측벽을 최종 질화막 측벽의 형성 이전에 선택적인 채널 이온주입을 위한 마스크로 활용하여 hot-carrier 현상을 감소시켰으며, 반전된 질화막 측벽을 사용하여 기존이 ESD 구조에서 문제시될 수 있는 자기-정렬의 문제를 해결하였다. 시뮬레이션 결과, 채널의 함몰 깊이 및 측벽의 넓이를 조정함으로써 충격이온화율(ⅠSUB/ID) 및 DIBL(Drain Induced Barrier Lowering) 현상을 효과적으로 감소시킬 수 있고, 유효채널 길이에 따라 차이가 있으나 두 번의 질화막 측벽을 사용함으로써 hot-carrier 현상이 개선될 수 있음을 확인하였다.
제일원리 계산으로 Fe/Pt (001) 표면의 표면상태도를 계산하고 표면상태도로 부터 얻어진 평형 Fe/Pt (001) 표면구조의 자기이방성에너지를 계산하였음. 계산된 표면상태도로 부터 Fe-rich $L1_2$ 구조와 수직 $L1_0$ 구조가 가장 안정한 표면 Fe/Pt (001) 구조임이 밝혀졌음. 제일원리로 계산 된 두 구조의 자기이방성에너지를 관측하여 두 구조의 자기용이축이 모두 [001] 방향으로 정렬 됨을 확인하였다. 자기이방성에너지가 격자 변화와 표면 형성 중 어떤 원인에 의해 발생하는지 판단하기 위해서 표면구조, 벌크구조, 및 표면구조와 동일한 격자상수를 가진 벌크구조를 비교 하였다. 비교 결과에 의해 자기이방성에너지의 주 원인은 표면 형성임이 밝혀졌으며 이를 좀 더 명확히 하기위해 상태밀도함수를 계산하였다. 상태밀도함수 계산 결과 Fe 원자의 $3d_{z2}$ 오비탈의 페르미 준위 아래에서의 상태가 표면이 형성되면서 증가하는 것을 관측하였으며 이는 [001] 방향으로의 자기이방성을 증가시키는 오비탈이므로 표면 형성에 따른 자기이방성에너지 증가는 Fe 원자의 $3d_{z2}$ 오비탈에 의함이 판명되었다.
자기정렬구조의 실리콘-게르마늄 이종접합 트랜지스터에서 $f_{max}$를 높이기 위한 방안으로 베이스의 저항 값을 감소시키고자 외부 베이스에 실리콘 및 실리콘-게르마늄 박막을 저온에서 선택적으로 성장할 수 있는 방법을 연구하였다. RPCVD를 이용하여 $SiH_{2}Cl_{2}$과 $GeH_{4}$를 소스 가스로 하고 HCI을 첨가하여 선택성을 향상시킴으로써 $675\sim725^{\circ}C$의 저온에서도 실리콘 및 실리콘-게르마늄의 선택적 에피성장이 가능하였다. 고온 공정에 주로 이용되는 $SiH_{2}Cl_{2}$를 이용한 실리콘 증착은 $675^{\circ}C$에서 열분해가 잘 이루어지지 않고 HCl의 첨가에 의한 식각반응이 동시에 진행되어 실리콘 기판에서도 증착이 진행되지 않으나 $700^{\circ}C$ 이상에서는 HCI을 첨가한 경우에 한해서 선택성이 유지되면서 실리콘의 성장이 이루어졌다, 반면 실리콘-게르마늄막은 실리콘에 비해 열분해 온도가 낮고 GeO를 형성하여 잠입시간을 지연하는 효과가 있는 게르마늄의 특성으로 인해 선택성이나 증착속도 모두에서 유리하였으나 실리사이드 공정시에 표면으로 게르마늄이 석출되는 현상 등의 저항성분이 크게 작용하여 실리콘-게르마늄막 만으로는 외부 베이스에의 적용은 적절하지 않았다. 그러나 실리콘막을 실리콘-게르마늄막 위에 Cap 층으로 증착하거나 실리콘막 만으로 외부 베이스에 선택적으로 증착하여 베이스의 저항을 70% 가량 감소시킬 수 있었다.
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[게시일 2004년 10월 1일]
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