• 한국시뮬레이션학회:학술대회논문집
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• 한국시뮬레이션학회 1999년도 춘계학술대회 논문집
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• pp.1-5
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• 1999

An ATM switch is the basic component of an ATM network, and its functioning is to switch incoming cells arriving at an input port to the output port associated with an appropriate virtual path. In case of an ATM switch with buffer sharing scheme, the performance analysis is very difficult due to the interactions between the address queues. In this paper, the influences of the degree of traffic burstiness and some traffic routing properties are investigated by using the simulation. Also, some cell access strategies including priority access and cell dropping are compared in terms of cell loss probability.

• 한국통신학회논문지
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• 제23권8호
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• pp.1926-1940
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• 1998

본 논문은 완전 결합형 ATM 스위치의 성능 분석에 관한 연구결과를 제시하고자 한 내용의 II부로서, 버스티 트래픽 및 비균일 분포에 대한 성능 분석 결과를 포함하고 있다. 사용한 스위치 모델은 ETRI에서 제안한 완전 결합형 ATM 스위치로써 비교적 소규모용으로 설계되었으며 트래픽의 버스트 특성을 효과적으로 홉수하기 위해 2단 버퍼링 구조를 사용하며, 주소 기법은 비트 어드레싱 방식을 사용하여 별도의 기능 블럭 추가없이 멀티캐스팅 기능 구현을 용이하게 하였다. 모의실험을 위해 입력 트래픽 모델은 트래픽의 군집적(bursty) 성질을 포착할 수 있는 IBP 모델과 기존의 트래픽 모델로 사용되어 온 랜덤 트래픽 모델을 고려하였다. 또한 다양한 시나리오 구성을 위해 출력 포트 분포는 균일과 비균일 둘 다를 고려하고 멀티캐스팅 기능도 구현하였다. 본 논문에서는 다양한 환경 하에서 수행한 모의실험 결과를 제시하고 성능 분석을 수행하였다.

• 한국통신학회논문지
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• 제18권8호
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• pp.1190-1200
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• 1993

본 연구에서는 입력이 시간 지연에 민감한 트래픽과 손실에 민감한 트래픽으로 이루어진 경우의 우선순위제어기능을 가진 출력버퍼형의 ATM 스위치의 성능을 분석하였다. 손실우선순위제어 메카니즘으로는 부분 버퍼공유 방법을 택했고, 시간우선순위제어 메카니즘으로는 HOL(Head Of Line)우선순위 제어메카니즘을 택했다. 손실에 민감한 트래괵은 포아송 프로세스로 모델링하였고 시간 지연에 민간한 트래픽은 MMPP로 모델링하였다. 손실우선순위제어에서는 손실우선순위제어 메카니즘을 사용할때 손실에 민간한 트래픽의 셀손실률이 감소함을 확인하였고, 시간우선순위제어에서는 HOL 우선순위제어 메카니즘을 사용할때 시간 지연에 민감한 트래픽의 평균 시간지연이 간소함도 확인하였다. 이 결과로부터 시간우선순위제어와 손실우선순위제어를 동시에 사용하면 시간 지연에 민감한 트래괵과 손실에 민감한 트래픽의 서비스질을 동시에 만족하게 할 수가 있다는 것을 확인하였다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 1998년도 학술발표대회 논문집 제17권 2호
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• pp.223-226
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• 1998

In the Input Buffer Switch using the intial stage FIFO memory structure, It has pointed the Throughput limitation to the percent of 58.6 due to HOL(Head of Line) blocking in the DBP(Dedicated Buffer with Pointer) method, During that time, To overcome these problems, The prior papers have proposed the complicated Arbitration algorithms and Non-FIFO memory structures. and These showed the improved Throughput. But, Now, To design high speed ATM Switch which need to the tens of Giga bit/s or the tens of Tera bit/s. It has more difficulty in proceeding the priority of majority and the complicated Cell Scheduling, because of the problem in operating the control speed of the ratio of N to scanning each port and scheduling the Cell. In this paper, To overcome these problems, We could show more the improved performance than the existing DBP Window policy to design high speed ATM Switch.