• 한국초등수학교육학회지
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• 제14권2호
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• pp.241-262
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• 2010

초등학생의 분수 덧셈 뺄셈 계산 과정의 분석을 통해서 다양한 인지적 장애 현상의 유형을 확인할 수 있었다. 이러한 분수 계산에서 나타나는 인지적 장애 현상의 원인을 인식론적, 심리적 요인으로 구분하여 분석하였다. 인식론적 요인으로는 과잉 일반화, 직관의 영향, 언어적 표현의 영향, 부분에만 주목하는 경향을, 심리적 요인으로는 도구적 이해, 오류적 개념 이미지, 자연수 계산에 대한 집착, 문제 조건 변형을 통한 개인적 이해 등을 확인할 수 있었다. 앞의 분석 결과를 바탕으로 학생들이 분수 계산에서 겪는 인지적 장애 극복을 위한 방안과 관련하여 다음의 결론을 얻었다. 첫째, 학생들 스스로 분수 덧셈과 뺄셈에 대한 잘못된 인식을 깨닫고 올바른 이해를 도울 수 있는 지도 방안의 고려가 필요하다. 둘째, 알고리즘과 형식화에 치중하기보다 다양한 활동을 통해 원리를 이해하도록 지도하는 활동이 무엇보다 중요하다. 인지적 장애는 선행 지식과의 관련성 외에 인식론적, 심리적 요인들의 복합적인 작용에 기인하므로 선행지식을 재지도하는 방식을 넘어 다양한 인지적 장애 원인을 고려한 수업 연구가 이루어져야 할 것으로 생각한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 제14회 신호처리 합동 학술대회 논문집
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• pp.769-772
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• 2001

Waish-Hadamard Transform은 압축, 필터링, 코드 디자인 등 다양한 이미지처리 분야에 응용되어왔다. 이러한 Hadamard Transform을 기본으로 확장한 Jacket Transform은 행렬의 원소에 가중치를 부여함으로써 Weighted Hadamard Matrix라고 한다. Jacket Matrix의 cocyclic한 특성은 암호화, 정보이론, TCM 등 더욱 다양한 응용분야를 가질 수 있고, Space Time Code에서 대역효율, 전력면에서도 효율적인 특성을 나타낸다 [6],[7]. 본 논문에서는 Distributed Arithmetic(DA) 구조를 이용하여 Fast Jacket Transform(FJT)을 구현한다. Distributed Arithmetic은 ROM과 어큐뮬레이터를 이용하고, Jacket Watrix의 행렬을 분할하고 간략화하여 구현함으로써 하드웨어의 복잡도를 줄이고 기존의 시스톨릭한 구조보다 면적의 이득을 얻을 수 있다. 이 방법은 수학적으로 간단할 뿐 만 아니라 행렬의 곱의 형태를 단지 덧셈과 뺄셈의 형태로 나타냄으로써 하드웨어로 쉽게 구현할 수 있다. 이 구조는 입력데이타의 워드길이가 n일 때, O(2n)의 계산 복잡도를 가지므로 기존의 시스톨릭한 구조와 비교하여 더 적은 면적을 필요로 하고 FPGA로의 구현에도 적절하다.

• 한국컴퓨터정보학회논문지
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• 제19권10호
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• pp.55-62
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• 2014

배경과 현재 프레임 영상간의 차영상을 이용하여 이동 물체를 탐지하는 방법은 비디오 감시 시스템에서 가장 보편적인 방법 중 하나이지만 신뢰할 수 있는 배경의 생성은 여전히 쉽지 않은 문제이다. 본 논문에서는 정지 물체를 고려한 적응적 배경 생성 기법을 제안한다. 연속적으로 입력되는 영상들의 산술 평균을 이용하여 초기 배경을 생성한다. 배경과 현재 영상간의 차영상을 구하여 물체를 탐지한 다음, 탐지된 물체가 일정시간이상 계속 정지해 있는 경우에는 그 물체를 정지 물체로 간주하고 정지 물체 영역을 배경으로 갱신한다. 한편, 이동 물체인 경우에는 배경 갱신에서 현재 프레임을 배제함으로써 지속적으로 물체를 탐지할 수 있도록 한다. 제안된 방법은 점진적인 조명의 변화, 느리게 이동하는 물체, 정지 물체 등이 존재하는 동영상에서도 적응적으로 배경을 생성할 수 있으며 이는 실험을 통해 확인되었다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.85-92
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• 2009

본 논문은 시스톨릭 어레이와 덧셈기 트리를 조합한 하이브리드 구조를 갖는 MPEG-4 인코더용 전역 탐색 블록 정합 움직임 추정 회로를 제안한다. 제안된 회로는 적은 수의 클럭 싸이클로 움직임 추정을 할 수 있도록 시스톨릭 어레이를 활용하고, 필요한 회로 자원을 줄이기 위해서 덧셈기 트리를 활용한다. 1/2화소 움직임 추정을 위한 보간 회로는 6개의 덧셈기, 4개의 뺄셈기, 10개의 레지스터로 구성하였으며, 자원 공유 및 효율적인 스케줄링 기법을 통하여 성능을 향상시켰다. 정수화소 및 1/2 화소를 위한 움직임 추정 회로를 Verilog HDL을 사용하여 RTL에서 설계하였다. 130nm 표준 셀 라이브러리를 사용하여 합성한 논리 수준 회로는 218,257 게이트로 구성되었으며, D1($720{\times}480$) 이미지를 초당 94장 처리할 수 있다.