• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.2
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• pp.71-77
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• 2009

A novel phase-locked loop(PLL) architecture with multiple charge pumps for fast locking has been proposed. The proposed PLL has three charge pumps. The effective capacitance and resistance of the loop filter can be scaled up/down according to the locking status by controlling the direction and magnitude of each charge pump current. The fast locking PLL that changes its loop bandwidth through controlling charge pumps depending on locking status has been designed. The capacitor usually occupying the larger portion of the chip is also minimized with the proposed scheme. Therefore, the PLL size of $990{\mu}m\;{\times}\;670{\mu}m$ including resistors and capacitors at the bandwidth of 29.9KHz has been achieved. It has been fabricated with 3.3V $0.35{\mu}m$ CMOS process. The locking time is less than $6{\mu}s$ with the measured phase noise of -90.45dBc/Hz @1MHz at 851.2MHz output frequency.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.45 no.7
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• pp.77-80
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• 2008

In this paper, low phase noise VCO using novel compact microstrip spiral resonator is proposed. A spiral resonator has super compact dimension, low insertion losses in the passband and high level of rejection in the stopband with sharp cutoff and a large coupling coefficient value, which makes a high Q value, and has reduced the phase noise. To increase the tuning range of VCO, varactor diode has been connected at the tunable negative resistance in VCO. This VCO has presented the oscillation frequency of $5.686{\sim}5.841GHz$, harmonics -29.83 dBc and phase noise of $-115.16{\sim}-115.17dBc/Hz$ at the offset frequency of 100 KHz.

• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.163-164
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• 2014

본 논문에서는 능동 클램프 회로를 이용한 위상천이 풀-브리지 컨버터(Phase-shift Full-Bridge Converter)의 스위치 제어 방법을 제안한다. 기존의 위상천이 풀-브리지 컨버터는 2차측 정류 스위치에서 스파이크 전압이 발생하며, 순환 전류(Circulating current)로 인한 도통 손실이 발생하는 단점을 지닌다. 위의 문제를 극복하는 회로로서 2차 측에 능동 클램프 회로를 적용하는 방법이 연구되었다. 하지만, 낮은 부하에서 클램프 커패시터의 전압이 상승하여, 2차 측 소자의 전압 스트레스가 증가하고, EMI 문제가 발생되는 단점을 지닌다. 본 논문에서는 위상천이 풀-브리지 컨버터의 2차 측에 능동 클램프 회로 및 동기 정류 스위치(Synchronous rectifier switch)를 적용하여, 클램프 커패시터의 전압 상승을 억제하는 해결 방안을 제시하며, 능동 클램프 회로의 스위치 제어 방법을 제안한다. 또한, 회로의 구조, 동작 원리 및 스위치 제어 방법을 설명하고, 모의 실험을 수행하여 타당성을 검증한다.

• Journal of the Korea Computer Industry Society
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• v.5 no.2
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• pp.261-268
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• 2004

This study to design an optimum phase implementing a 256 phase Opto-ULSI processor for multi-function capable optical networks. The design of an 8 phase processor is already in construction and will provide the Initial base for experimentation and characterisation. The challenge is to be able to compensate for the non-linearity of the liquid crystal, find an optimum phase, and implement a larger scale Opto-ULSI processor. This research is oriented around the initial development of an 8 phase Opto-ULSI processor that implements a Beam Steering (BS) Opto-ULSI processor (OUP) for integrated intelligent photonic system (IIPS), while investigating the optimal phase characteristics and developing compensation for the non-linearity of liquid crystal.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.11 no.8
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• pp.1376-1385
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• 2000

The phase characteristic of delay line in feedfarward linearizer has been changed due to variation of operating temperature. In this paper, design method of fixed phase control circuit of group delay line using adaptive vector control is derived. To maintain transfer characteristics of nominal operating temperature, the error correlated signals, which are changed adaptively due to changing of temperature, are added to main signals. The proposed method maintains transfer characteristics under 0.06dB of insertion loss and 0.36$^{\circ}$ of phase variation in case of 1-tone(880 MHz) and under 0.07 dB of insertion loss and 0.35$^{\circ}$ of phase variation in case of 2-tones(877 MHz, 882 MHz) for 10dB input power dynamic range and +/-10$^{\circ}$ phase variation respectively.

• Proceedings of the KIPE Conference
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• 2012.07a
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• pp.183-184
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• 2012

본 논문에서는 출력 인덕터 리플과 2차 측 정류기의 공진 전압을 저감할 수 있는 다중 위상천이 풀 브리지 컨버터를 제안한다. 제안된 회로는 총 8개의 스위치가 사용되며, 각 4개의 스위치가 하나의 위상천이 풀 브리지 인버터 부를 구성하는 구조이다. 기존 위상천이 풀 브리지 컨버터의 경우, 진상레그와 지상레그의 위상차이를 조절하여 출력전압을 제어하는데 반해, 제안된 회로는 진상레그와 지상레그의 위상차이 뿐만 아니라 각 풀 브리지 인버터 부의 위상차이를 동시에 조절하여 출력전압을 제어하는 것이 특징이다. 이를 통하여 제안회로는 출력 인덕터 전류 리플 및 2차 측정류기의 공진 전압을 크게 저감시킬 수 있어 고 효율화에 유리하다. 본 논문에서는 제안된 회로의 이론적 해석 및 PSIM 모의실험을 수행하며, 450W급 시작품을 제작하여 제안회로의 타당성을 검증하였다.

• Proceedings of the KIPE Conference
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• 2016.11a
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• pp.51-52
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• 2016

본 논문은 속도 운전 영역 확장을 위한 자동 진상각 제어 알고리즘을 제안한다. 속도 운전 영역 확장을 위하여 상전류의 위상을 역기전력의 위상에 대하여 진상으로 제어한다. 기존의 진상각 제어 방식은 속도 - 진상각 참조표를 이용하거나 추가적인 하드웨어를 구성하여 제어한다. 참조표를 이용한 제어 방식의 경우 전동기의 특성에 매우 민감하며 운전점이 변경될 경우 제어 특성이 현저히 나빠지는 단점이 있으며, 추가적인 하드웨어를 이용하는 경우 전동기의 제정수에 의존적임과 동시에 제어 시스템의 부피 및 비용 증가와 같은 문제를 야기시킨다. 본 논문은 유효 전압의 크기와 전류 제어기의 궤환 전압을 이용하여 필요한 진상각을 계산한다. 본 논문에서 제안하는 방식의 유용함은 컴퓨터 시뮬레이션을 통하여 타당함을 검증하였다.

• Proceedings of the KIPE Conference
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• 2019.07a
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• pp.35-37
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• 2019

본 논문은 배전선로 안정화 구현을 위한 무효전력 보상기의 새로운 무효전력 제어기법을 제안하였으며, 시뮬레이션 및 실험을 통해 무효전력제어 알고리즘의 성능을 검증하였다. 무효전력 제어는 동기좌표계 d축 전류성분 제어를 통해 수행되고, DC 링크 전압을 일정하게 유지하기 위한 전압 제어와 이에 필요한 유효전력은 q축 전류성분 제어를 통해 구현된다. 제안된 무효전력 제어기법에 포함된 DC 리플 보상방식은 추출된 DC 전압의 오프셋 성분을 제거하는 HPF(high pass filter)부와 HPF 위상 특성으로 인해 발생한 위상변화 특성을 보상하기 위한 지연함수부로 구성되며, 리플성분이 보상된 전압을 전압제어기 피드백 성분으로 적용하였다. 시뮬레이션 및 실험을 통해 DC 전압 리플 보상방식이 적용된 무효전력 제어 기법이 적용된 경우 전류 THD가 크게 향상된 결과로부터 제안된 알고리즘의 성능을 검증하였다.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.46 no.11
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• pp.56-60
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• 2009

In this paper, a novel voltage controlled oscillator (VCO) has been presented by using the microstrip square multiple spiral resonator for reducing the phase noise of VCO. The microstrip multiple square resonator has the large coupling coefficient value, which makes a high Q value, and has reduced phase noise of VCO. The VCO with 1.8 V power supply has phase noise of -115.0~-117.34 dBc/Hz @100 kHz in the tuning range, 8.935~9.4 GHz. When it has been compared with microstrip square multiple spiral resonator and coventional spiral resonator, the reduced Q value has been -32.7 dB and -57.6 dB respectively. This low phase noise VCO could ve available to a VCO in X-band.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.8 no.1
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• pp.34-40
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• 2004

The PLDRO(Phase-Locked Dielectric Resonator Oscillator) with low phase noise is designed for X-band. The phase of VCDRO(Voltage Controlled Dielectric Resonator Oscillator) is locked to that of a high stable reference oscillator by using a SPD(Sampling Phase Detector) to improve phase noise performance in the loop bandwidth. And, the VCDRO is implemented using a high impedance inverter coupled with dielectric resonator to improve the phase noise performance out of the loop bandwidth. This PLDRO exhibits the harmonic rejection characteristics of 51.67㏈c and requires below 1.95W. The phase noise characteristics are performed as -107.17㏈c/Hz at 10KHz offset frequency and -113.0㏈c/Hz at 100KHz offset frequency, respectively, at ambient. And the output power of 13.0㏈m${\pm}$0.33㏈ is measured over the temperature range of $-20 ∼ +70^{\circ}C$ .