• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2011.05a
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• pp.112-112
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• 2011

300 mm 웨이퍼용 도핑장치에서 2 MHz 유도결합 플라즈마와 8 kHz의 기판 바이폴라 펄스 바이어스에 의한 플라즈마에 대해 수치 계산이 수행되었다. 한 주기에서 0, -500, +100 V의 Pulse duration동안 기판 전체에 100, 500, 150 eV 부근의 이온 입사 에너지 분포를 보였으며, 이에 따라 기판 가장자리에서의 이온 입사 각도는 -30~+$30^{\circ}$ 사이에서 변화함으로서 도핑 불균일에 대한 원인을 확인하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.06a
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• pp.450-450
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• 2009

최근 전세계적으로 태양전지의 대량보급에 따라 실리콘 원료의 공급에 차질이 생겨 원자재 값이 상승하는 추세에 있다. 결정질 실리콘 태양전지의 제조비용중 실리콘 재료 및 웨이퍼가 차지하는 비율은 약 50~60%정도로 높기 때문에 실리콘 웨이퍼의 두께를 감소시키는 것이 비용절감을 위한 효과적인 방법으로 기대되고 있다. 그러나 실리콘 웨이퍼의 두께가 앓아질수록 제조공정중 균열이나 파손이 발생할 가능성이 높아지기 때문에 이에 따른 실리콘 웨이퍼의 기계적 물성에 대한 연구가 필수적이라 할 수 있다. 본 연구에서는 현재 상용으로 사용되고 있는 크기가 5 인치인 $200{\mu}m$ 두께의 실리콘웨이퍼 (As-saw)를 약 80여개의 시편으로 절단한 후 각각의 파단강도를 부위별로 측정하였다. 또한 표면절단결함을 제거하는 saw damage etching(SDE) 시간을 제어하여 두께가 $150{\mu}m$, $130{\mu}m$인 웨이퍼를 준비하였다. 이들 시험편에 대해서도 부위별 파단강도를 측정하여 as-saw상태의 시험편과 비교하였다. 파단강도 측정은 4 접 굽힘시험을 통하여 측정하였으며 파단면은 주사전자현미경을 통하여 관찰하였다. 또한 실리콘 웨이퍼의 미세균열을 비파괴적으로 검출하기 위하여 100MHz 고주파수를 이용하는 초음파현미경(SAM, scanning acoustic microscope)을 이용하여 균열의 분포를 영상화하였다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2015.05a
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• pp.31-31
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• 2015

본 연구는, TAB(Tape Automated Bonding)접속이나 Flip Chip 접속에 의한 패캐징을 실현시키기 위해, 실리콘 웨이퍼 표면에 구리 필러 및 주석 합금을 전기 도금법으로 형성하는 전기 접점용 범프에 관한 것이다. 본 연구에서는, 균일 범프 두께, 범프 표면의 균일화, 범프 내의 보이드 발생 문제 해결, 균일한 합금 조성 및 도금 속도의 고속화를 위해, Cu 도금액 및 Sn-Ag 도금액의 첨가제에 의한 표면 형상의 제어를 중심으로 그 성능에 대해 보고한다.

• Transactions of the Korean Society of Machine Tool Engineers
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• v.17 no.1
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• pp.21-28
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• 2008

The final polishing process is based on slurry, pad, conditioner, equipment. Therefore, the concept of wafer final polishing is also necessary for repeatability of results between polished wafers. In this study, the machining conditions have a pressure, table speed, machining time and slurry ratio. This research investigated the surface characteristics that apply variable machining conditions and response surface methodology was used to obtain more flexible and optimumal condition base on Taguchi method. On the base of estimated response surface curvature from the equation and results of Taguchi method, combined design of experiment was considered to lead to optimumal condition. Finally, polished wafer was obtained mirror like surface.

• Journal of the Korean Society for Precision Engineering
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• v.22 no.2
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• pp.46-52
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• 2005

The sapphire wafer was polished by the implementation of the surface machining technology based on nano-tribology, The removal process has been performed by grinding, lapping and chemical-mechanical polishing. For the chemical mechanical polishing process, the chemical reaction between the slurry and sapphire wafer was investigated in terms of the change of Zeta-potential between two materials. The Zeta-potential was -4.98 mV without the slurry in deionized water and was -37.05 mV for the slurry solution. By including the slurry into the deionized water the Zeta-potential -29.73 mV, indicating that the surface atoms of sapphire become more repulsive to be easy to separate. The average roughness of the polished surface of sapphire wafer was ranged to 1∼4$\AA$.

• Journal of the Korean Crystal Growth and Crystal Technology
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• v.21 no.6
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• pp.225-229
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• 2011

Most of the silicon cutting methods using the multi-wire with the slurry injection have been used for wafers of the crystalline solar cell. But the productivity of slurry injection cutting type falls due to low cutting speeds. Also, the direct contact with the metal wire and silicon block increases the concentration of metallic impurities in the wafer's surface. In addition, the abrasive silicon carbide (SiC) generates pollutants. And production costs are rising because it does not re-use the worn wire. On the other hand, the productivity of the cutting method using the diamond coated wire is about 2 times faster than the slurry injection cutting type. Also, the continuous cutting using the used wire of low wear is possible. And this is a big advantage for reduced production costs. Therefore, the cutting method of the diamond coated wire is more efficient than the slurry injection cutting technique. In this study, each cutting type is analyzed using the surface characteristics of the solar wafer and will describe the effects of the manufacturing process of the solar cell. Finally, we will suggest improvement methods of the solar cell process for using the diamond cutting type wafer.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.382-382
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• 2011

보다 저렴한 다결정 실리콘 웨이퍼를 사용한 다결정 실리콘 태양전지의 발전효율개선을 위해서는 태양광스펙트럼의 표면 흡수기구를 최적화하고, 전자-정공쌍의 생성극대화 및 재결합 기구 제어를 통한 전하운바자들의 안정적인 분리와 전극으로의 효율적인 수집이 필수적인다. 현재 양질의 다결정 실리콘 웨이퍼에 기반한 다결정 실리콘 태양전지 양산공정에서 16~17% 발전효율이 이루어지고 있으며 18% 이상의 발전효율을 얻기 위해서는 보다 더 우수한 품질의 다결정 실리콘 웨이퍼가 요구된다. 본 연구에서는 15.5~16.5% 대역의 평균 발전효율을 갖는 15.6 cm${\times}$15.6 cm 크기 고효율 다결정 실리콘 태양전지 전면의 전자발광(EL : electroluminescence)데이터로부터 효율기여도가 높은 위치와 상대적으로 기여도가 낮은 위치들을 선정하여 380~1050nm 파장대역의 광선속에 대해 국부적인 외부양자효율(EQE : external quantum efficiency)을 측정하고 투과전자현미경(TEM : tunneling electron microscope) 등을 활용하여 결정방향 등에 기인하는 양자효율 악화기구를 분석하였다. 결론적으로 15%대의 상대적으로 낮은 발전효율을 보이는 태양전지들은 300~600 nm 단파장 영역에서 양자효율이 상대적으로 낮은 저급한 결정성의 웨이퍼에 기인하고 16.5%이상의 높은 발전효율을 갖는 태양전지들은 단파장영역에서 높은 양자효율을 갖는 영역이 수광면적의 80~90%를 차지하는 것으로 밝혀졌다. 이와 더불어 15%대의 발전효율을 갖는 태양전지에서는 600~1100 nm 파장대역에서 상대적으로 악화된 양자효율을 갖는 저급한 결정성 영역이 30~40%를 차지하였으나 16.5%대역의 고효율 태양전지에서는 저급한 결정성 영역이 5~10%를 차지하여 대조를 보였다. 따라서 18%이상의 높은 발전효율을 갖는 다결정 실리콘 태양전지의 양산을 위해서는 양자효율이 우수한 양품의 웨이퍼를 기반으로 표면 texturing을 통해 평균 태양광 흡수율을 90%이상으로 개선하고, 보다 미세한 프론트 전극패턴을 통해 수광면적을 개선하고 선택적인 에미티공정 기술 등을 적용할 필요가 있음을 제안하고자 한다.

• Journal of Advanced Navigation Technology
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• v.13 no.3
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• pp.412-418
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• 2009

This study aims to develop a system that enables 20 to 25 wafers to be automatically aligned at the position of the corresponding serial number and facilitates the checkout of wafer processing by sensing them before and after semiconductor processing. It also suggests compensation algorithm and stepper motor control algorithm that carefully align notches. This study minimizes the rate of occurrence by adopting materials of which the surface has proper coefficient of friction when wafers are rotating and that do not rarely produce particles. This study completed the development of a slip resistance apparatus and carried out performance tests through mathematical verification. This system is expected to improve semiconductor yield due to anti-pollution technology in semiconductor processing and can be selectively applied to a large size wafer over 450mm in the future.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2009.10a
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• pp.250-250
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• 2009

• Journal of the Korean Vacuum Society
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• v.10 no.3
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• pp.361-367
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• 2001

Recently, Chemical Mechanical Polishing(CMP) has become a leading planarization technique as a method for silicon wafer planarization that can meet the more stringent lithographic requirement of planarity for the future submicron device manufacturing. The SOI(Silicon On Insulator) wafer has received considerable attention as bulk-alternative wafer to improve the performance of semiconductor devices. In this paper, the objective of study is to investigate Material Removal Rate(MRR) and surface micro-roughness effects of slurry and pad in the CMP process. When particle size of slurry is increased, Material Removal rate increase. Surface micro-roughness is greater influenced by pad than by particle size of slurry. As a result of AM measurement, surface micro-roughness was improved from 27 $\AA$ Rms to 0.64 $\AA$Rms.