• 제목/요약/키워드: 와이어 병렬메카니즘

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로봇자세 측정용 와이어 병렬메카니즘의 기구학적 해석 (Kinematic analysis of the wire parallel mechanism for robot pose measurement)

  • 정재원;김수현;곽윤근
    • 대한기계학회논문집A
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    • 제21권12호
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    • pp.2146-2155
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    • 1997
  • This paper presents the Wire Parallel Mechanism for robot pose measurement which can be used to robot calibration. It is constructed with six parallel links using wire. The position and orientation of the end effector of a robot are calculated from the wire length that measured by the encoder. The unique solution is obtained from a Newton-Raphson method and geometric configuration of the mechanism, also the method to estimate a measuring space is presented. Through the simulations, it is verified that the proposed mechanism can measure a robot pose, and has a large measuring space. In conclusion, it can be used effectively in a robot pose measurement with little cost and effort.

와이어 병렬 메카니즘에 의한 로봇의 완전 자세 측정 (Full Pose Measurement of a Robot by the Wire Parallel Mechanism)

  • 정재원;김수현;곽윤근
    • 한국정밀공학회지
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    • 제14권5호
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    • pp.134-142
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    • 1997
  • In this study, we proposed the wire parallel mechanism that can be used to measure a full pose of a robot. It is composed of six parallel links using wire. The position and orientation of the end effectorf of a robot are calculated using the length of wires which is measured by the encoder. The complex non- linear equations of the forward kinematics are solved by using a numerical method, and the unique solution is obtained from the geometric configuration of the device. The length error of the wire which occurs in static condition is compensated by the relational equation that considered longitudinal extension and defoection of the wire. Through this work, we known that the proposed device has a good accuracy( .+-. 0.01mm) in a large measuring region, so it can be used effectively in a callibration of a robot which required a low cost.

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가상주소 변환 과정에 대한 부담의 줄임 (Peducing the Overhead of Virtual Address Translation Process)

  • 우종정
    • 한국정보처리학회논문지
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    • 제3권1호
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    • pp.118-126
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    • 1996
  • 메모리의 계층적 구조는 메모리의 접근 속도를 개선하고 프로그래밍 공간을 확장 하는데 유용한 메카니즘이다. 그러나 이 구조는 데이타의 참조를 위해서 적어도 두번- 주소 변환을 위한 TLB 와 원하는 데이타를 위한 데이타 캐시-의 메모리 접근이 필요하다. 만약 캐시의 크기가 가상 메모리의 페이지 크기와 캐시 메모리의 연관 정도의 곱보다 커지면 TLB접근과 데이타 캐시의 접근을 병렬로 수행하기 어려우며, 따라서 프로세서 타이밍의 임계 경로가 길어져 성능에 영향을 미친다. 이들의 병렬 접근을 성취하기 위하여 직접 사상 TLB와 조그마한 완전 연관 사상 TLB를 결합하나 혼합 사상 TLB를 제 안한다. 전자는 TLB 접근에 따른 지연시간을 줄 일 수 있으며 후자는 전자로부터 발생한 충돌 부재를 제거할 수 있게 된다. 트레이스 구동 모의 실험 결과에 의하면 제안된 TLB 는 4개의 엔트리로만 구성된 완전사상 TLB를 추가하더라도 부재율의 상승에 의한 영향이 주소변환에 따른 지연시간 축소에 위하여 상쇄되므로 효과적이다.

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