• 한국산업정보학회논문지
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• 제19권3호
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• pp.1-7
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• 2014

본 논문은 자동시험장비 (ATE) 시스템의 측정 회로에 사용하는 비교기 설계에 관한 것이다. 이 비교기 전체 블럭은 연속 형의 고속 비교기, 차동차이증폭기, 그리고 출력 단으로 구성되어 있다. 연속 형의 고속 비교기는 높은 주파수(1~800MHz) 및 넓은 범위(0~5V)의 입력신호를 받아들이기 위해, 고속의 rail-to-rail 증폭기를 첫 단에 두었다. 또한 동작 속도를 높이기 위하여 고속의 전치증폭기와 래치를 순차적으로 구성하였다. 두 시험 소자(DUT) 간 출력 신호 차이를 검출함에 있어, 공통 신호와 차동 신호 차이를 모두 감지하기 위하여 차동차이 증폭기(DDA)를 사용하였다. 이 비교기는 $0.18{\mu}m$ BCDMOS 공정을 사용하여 칩으로 구현되었으며, 5mV의 신호 차이를, 800 MHz의 신호까지 비교가 가능하다. 구현된 칩 면적은 $620{\mu}m{\times}830{\mu}m$이다.

• 정보처리학회논문지A
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• 제11A권2호
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• pp.109-114
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• 2004

본 논문에서는 유한 필드 GF$(2^m)$상에서 모듈러 나눗셈 A($\chi$)/B($\chi$) mod G($\chi$)을 수행하는 고속의 병렬 시스톨릭 나눗셈기를 제안한다. 제안된 나눗셈기는 이진 최대공약수(GCD) 알고리즘에 기반하며, FPGA 칩을 이용하여 구현 및 검증한다. 본 연구에서 제안된 나눗셈기는 연속적인 입력 데이터에 대해 초기 5m-2 클럭 사이클 지연후, 1 클럭 사이클 비율로 나눗셈 결과를 출력한다. 본 논문에서 제안된 나눗셈기를 기존의 병렬형 시스톨릭 나눗셈기들과 비교했을 때, 훨씬 적은 하드웨어의 사용으로 계산지연 시간을 상당히 감소 시켰다. 또한 제안된 나눗셈기는 기약다항식의 선택에 어떠한 제약도 두지 않을 뿐 아니라 매우 규칙적이고 묘듈화 하기 쉽기 때문에 필드 크기 m에 대하여 높은 확장성 및 유연성을 제공한다. 따라서 제안된 구조는 VLSI 구현에 매우 적합하다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2000년도 춘계학술발표회 초록집
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• pp.51-52
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• 2000

전기아연도금강판은 표면이 미려하고 희생방식력이 뛰어나기 때문에 주로 자동차와 가전, 건자재 등에 많이 사용된다. 현재 냉연 표면처리 제품들은 연속도금공정에 의해 생산되고 있으며 고전류밀도에 의한 고속생산과 도늠액 제조와 조성이 비교적 단순해야 하는 여러 가지 이유로 염산욕과 황산욕을 가장 많이 사용하고 있다. 최근에 신설된 당사의 전기도금공정은 수직형으로 황산욕에서 불용성 양극을 채용하여 아연을 전기도금하고 있다. 일반적으로 황산욕은 염산욕 대비 전기 전도성이 나빠 과전압이 크게 걸리므로 불용성 양극을 사용하여 극간 거리를 최소화할 필요가 있다. 그러나 $Ir0_2$가 코팅된 불용성 양극은 가격이 비싸기 때문에 극간 거리를 너무 짧게 하면 깡대에 의해 손상을 받을 수가 있어 극간 거리를 줄이는데 한제가 있다. 따리서 용액의 전도도들 증가시켜 과전합을 줄이기 위해서는 타사에서 현재 사용하고 있는 황산나트륨, 황산칼륨, 황산암모늄 등에 대한 검토가 필요하다. 전기전도 보조제들은 용액의 전기전도도 뿐만 아니라 도금층의 외관 및 미세구조에도 많은 영향을 주는 것으로 알려져 있다. 따라서 본 연구에서는 황산나트륨, 황산암모늄의 농도를 변화시켜 표면외관, 한계전류밀도, 미세구조, 우선배향성 등을 조사하여 최적의 물성을 갖는 아연 도금층을 얻기 위한 조건을 도출하고자 하였다. 전기아연도금용 소재로는 두께 0.8mm이고 크기가 $100{\times}120mm$인 중저탄소강 (0.02% C)을 사용하였으며 전처리 과정으로 탈지와 산세를 행하고 현장 도금액을 사용하여 다음과 같은 조건 하에서 아연도금을 행하였고 극간전합을 측정하였다. 도금 후 표면의 미세구조는 SEM을 사용하여 관찰하였으며 표면외관 특성을 분석하기 위해 광택도계(Tri- Microgloss-60-85)를 이용하여 입사각 $60^{\circ}$ 에서 광택도를 측정하였고, 색차계(Color Quest II Hunter Lab.)를 사용하여 백색도를 각각 측정하였다. 또한 X선 회절기를 이용하여 도금층의 우선 배향성을 분석하였다.

• 한국통신학회논문지
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• 제27권12C호
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• pp.1288-1298
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• 2002

타원곡선 암호시스템을 GF(2$^{m}$ )상에서 고속으로 구현하기 위해서는 빠른 나눗셈기가 필요하다. 빠른 나눗셈 연산을 위해선 비트-패러럴 구조가 적합하나 타원곡선 암호시스템이 충분한 안전도를 가지기 위해서는 m의 크기가 최소한 163보다 커야 한다. 즉 비트-패러럴 구조는 0(m$^2$)의 면적 복잡도를 가지기 때문에 이러한 응용에는 적합하지 않다. 따라서, 본 논문에서는 CF(2$^{m}$ )상에서 표준기저 표기법을 사용하여 모듈러 나눗셈 A(x)/B(x) mod G(x)를 고속으로 수행하는 새로운 비트-시리얼 시스톨릭 나눗셈기를 제안한다. 효율적인 나눗셈기 구조를 얻기 위해, 새로운 바이너리 최대공약수(GCD) 알고리즘을 유도하고, 이로부터 자료의존 그래프를 얻은 후, 비트-시리얼 시스톨릭 나눗셈기를 설계한다. 본 논문에서 제안한 나눗셈기는 0(m)의 시간 및 면적 복잡도를 가지며, 연속된 입력 데이터에 대하여, 초기 5m-2 사이클의 지연 후, m 사이클 마다 나눗셈의 결과를 출력한다. 제안된 나눗셈기를 동일한 입출력 구조를 가지는 기존의 연구 결과들과 비교 분석한 결과 칩 면적 및 계산 지연시간 모두에 있어 상당한 개선을 보인다. 따라서 제안된 나눗셈기는 적은 하드웨어를 사용하면서 고속으로 나눗셈 연산을 수행할 수 있기 때문에 타원곡선 암호화시스템의 나눗셈 연산기로 매우 적합하다. 또한 제안한 구조는 기약 다항식(irreducible polynomial) 선택에 있어 어떤 제약도 두지 않고, 단 방향의 신호흐름을 가지면서, 매우 규칙적이기 때문에 필드 크기 m에 대해 높은 유연성 및 확장성을 제공한다.였다. an extraction system, a new optical nonlinear joint transform correlator(NJTC) is introduced to extract the hidden data from a stego image in real-time, in which optical correlation between the stego image and each of the stego keys is performed and from these correlation outputs the hidden data can be asily exacted in real-time. Especially, it is found that the SNRs of the correlation outputs in the proposed optical NJTC-based extraction system has been improved to 7㏈ on average by comparison with those of the conventional JTC system under the condition of having a nonlinear parameter less than k=0.4. This good experimental results might suggest a possibility of implementation of an opto-digital multiple information hiding and real-time extracting system. 촉각에 있는 지각신경세포가 뇌의 촉각엽으로 뻗어 들어가 위의 5가지 신경연접중 어느 형을 형성하는지를 관찰하기 위하여 좌측 촉각의