• Proceedings of the Korean Information Science Society Conference
• /
• 2004.04a
• /
• pp.475-477
• /
• 2004

글로벌 컴퓨팅 시스템 환경에서 자원 제공자에 의해 수행하는 연산 결과에 대한 정확성을 제공하기 위한 결과 검사 기법은 중요한 고려사항이다. 자원 제공자들은 인터넷에 연결되어 인증 없이 자율적으로 연산에 참여할 수 있기 때문에 이들에 의해 수행된 연산 결과에 대한 정확성을 보장해야만 한다. 기존 연구에서 결과에 대한 정확성을 보장하기 위해 다수 투표법과 결점 검사법을 사용하지만 정확성 검사 기법을 위한 스케줄링 기법을 사용하고 있지 않아 높은 연산 지연 시간과 부하가 발생한다. 따라서, 본 논문에서는 결과 검사에 대한 연산 지연 시간과 부하를 줄일 수 있는 신용도 기반 그룹 구성을 통한 스케줄링 기법을 제안한다.

• Journal of KIISE:Computing Practices and Letters
• /
• v.14 no.8
• /
• pp.758-762
• /
• 2008

Embedded systems usually utilize Flash Memories with very nice characteristics of non-volatility, low access time, low power and so on. For the multimedia database systems, R-tree is an indexing tree with nice characteristics for multimedia access. MR-tree, which is an upgraded version of R-tree, has shown better performance in searching, inserting and deleting operations than R-tree. Flash memory has sectors and blocks as a unit of read, write and delete operations. Especially, the delete is done on a unit of 512 byte blocks with very large operation time and it is also known that read and write operations on a unit of block matches caching nature of MT-tree. Our research optimizes MR-tree operations in a unit of Flash memory blocks. Such an adjusting leads in better indexing performance in database accesses. With MR-tree on a 512B block units we achieved fast search time of database indexing with low height of MR-tree as well as faster update time of database indexing with the best fit of flash memory blocks. Thus MR-tree with optimized operations shows good characteristics to be a database index schemes on any systems with flash memory.

• Proceedings of the IEEK Conference
• /
• 2001.09a
• /
• pp.245-248
• /
• 2001

본 논문에서는 연집 오류(burst error)에 우수한 정정 능력을 보이는 고속 RS(Reed-Solomon) 복호기를 제안한다. 제안된 RS 복호기는 RS(n, k, t); (37 < n ≤ 255, 21 < k ≤ 239, t = 8)의 사양을 지원하며 수정 유클리드 알고리즘(modified Euclid´s algorithm)을 이용한 시스톨릭 어레이(systolic array) 방식의 병렬처리 구조로 설계되었다. 고속 RS 복호기의 효율적인 VSLI 설계를 위하여 새로운 방식의 수정 유클리드 알고리즘 연간 회로를 제안한다. 제안된 수정 유클리드 알고리즘 회로는 2t + 1의 연산 지연 시간을 갖으며 기존 구조의 연산 지연 시간인 3t + 37에 비하여 t = 8 인 경우 약 72%의 연산 지연이 감소하였다. 제안된 구조를 VHDL을 이용하여 설계하였으며 SAMSUNG 0.5㎛(KG80) 라이브러리를 이용하여 논리 합성과 타이밍 검증을 수행하였다. 합성된 RS 복호기의 총 게이트 수는 약 77,000 개이며 최대 80MHz의 동작 속도를 나타내었다.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.28 no.7A
• /
• pp.547-556
• /
• 2003

This paper proposes a novel arithmetic unit over GF(2$^{m}$ ) for low-area elliptic curve cryptographic processor. The proposed arithmetic unit, which is linear feed back shift register (LFSR) architecture, is designed by using hardware sharing between the binary GCD algorithm and the most significant bit (MSB)-first multiplication scheme, and it can perform both division and multiplication in GF(2$^{m}$ ). In other word, the proposed architecture produce division results at a rate of one per 2m-1 clock cycles in division mode and multiplication results at a rate of one per m clock cycles in multiplication mode. Analysis shows that the computational delay time of the proposed architecture, for division, is less than previously proposed dividers with reduced transistor counts. In addition, since the proposed arithmetic unit does not restrict the choice of irreducible polynomials and has regularity and modularity, it provides a high flexibility and scalability with respect to the field size m. Therefore, the proposed novel architecture can be used for both division and multiplication circuit of elliptic curve cryptographic processor. Specially, it is well suited to low-area applications such as smart cards and hand held devices.

• Journal of KIISE:Databases
• /
• v.30 no.1
• /
• pp.80-94
• /
• 2003

In this paper. we propose an enhanced concurrency control algorithm that minimizes the query delay efficiently. The factors that delay search operations and deteriorate the concurrency of index structures are node splits and MBR updates in multi dimensional index structures. In our algorithm, to reduce the query delay by split operations, we optimize exclusive latching time on a split node. It holds exclusive latches not during whole split time but only during physical node split time that occupies small part of whole split time. Also to avoid the query delay by MBR updates we introduce partial lock coupling(PLC) technique. The PLC technique increases concurrency by using lock coupling only in case of MBR shrinking operations that are less frequent than MBR expansion operations. For performance evaluation, we implement the proposed algorithm and one of the existing link technique-based algorithms on MIDAS-III that is a storage system of a BADA-III DBMS. We show through various experiments that our proposed algorithm outperforms the existing algorithm In terms of throughput and response time.

• Journal of Advanced Marine Engineering and Technology
• /
• v.22 no.2
• /
• pp.174-180
• /
• 1998

Robust stability of discrete-time regulators which utilize state predictors to compensate computation delays is considered. Novel expressions for the return difference matrices and the complementary sensitivity matrices at the input and the output of the regulator are found to obtain simple bounds for unstructured perturbations. Robust stability for pertubations of the system matrix and /or the gain matrix is also considered. under certain restriction on the nominal system simple bounds for the pertubations are obtained directly from the characteristic equation. It is shown that as far as the effect of the computation delays concerns these bounds have explicit relation to those for the unstructured pertubations.

• The Transactions of the Korean Institute of Power Electronics
• /
• v.12 no.4
• /
• pp.339-345
• /
• 2007

This paper presents a design of an FPGA (Field Programmable Gate Array) -based currentcontroller. Using the nature of the high computational capability of FPGA, the digital delay due to the algorithm execution can be reduced. The control performance can be better than the conventional DSP (Digital Signal Processor)-based current controller. Moreover, this method does not need any delay compensation algorithm because the digital delay is physically diminished. Therefore, the bandwidth of the current controller can be extended by this method. The feasibility of this method is verified by several experimental results under the various conditions.

• Proceedings of the Korean Information Science Society Conference
• /
• 1998.10b
• /
• pp.362-364
• /
• 1998

집합의 표현 방법에는 원소들을 그대로 가지고 있는 배열 형태와 유한한 집합에 한해서 0.1로써 표현하는 비트 벡터가 있다. 집합의 크기가 매우 클 때는 표현 방법과 연산 처리 기법이 저장 공간 및 처리 시간면에서 문제가 된다. 이 논문에서는 유한집합이지만, 범위가 매우 큰 집합에 대하여 집합 연산의 처리 기법들을 소개하고, 그 성능을 비교해 보고, 범위의 크기가 집합 연산에 참여하는 집합의 원소 수에 따른 좋은 집합 표현 방법과 집합 연산 처리 기법을 소개한다.

• Proceedings of the Korea Multimedia Society Conference
• /
• 2002.05c
• /
• pp.44-48
• /
• 2002

본 논문에서는 한국형 디지털 서명 표준인 KCDSA에서 사용할 목적으로 개발된 국내 해쉬 함수 표준인 HAS-160 알고리즘을 VLSI 설계하였다. 하나의 단계연산을 하나의 클럭에 동작하고 단계연산의 핵심이 되는 4개의 직렬 2/sup 3/ 모듈러 가산기를 CSA(Carry Save Adder)로 구현하여 캐리 전파시간을 최소로 하고 HAS-160 해쉬 알고리즘의 특징인 메시지 추가생성을 사전에 계산하여 지연시간을 줄이는 설계를 하였다. 설계된 해쉬 프로세서를 0.25 urn CMOS 스탠다드 셀 라이브러리에서 합성한 결과 총 게이트 수는 약 21,000개이고 최대 지연 시간은 5.71 ns로 최대 동작주파수 약 175 MHz서 약 1,093 Mbps의 성능을 얻을 수 있었다.

• Proceedings of the Acoustical Society of Korea Conference
• /
• spring
• /
• pp.135-138
• /
• 2002

본 논문은 반향경로의 순지연 시간 추정 및 보상을 이용한 네트워크 반향 제거기의 실시간 구현에 관한 연구이다. VoIP 게이트웨이와 연결된 복잡한 교환기망(PSTN)에서 발생되는 건 반향은 통화품질의 저하를 초래한다. 긴 순지연 시간을 포함하는 반향을 실시간 구현에 적합한 연산량으로 제거하기 위해, 간축 영역에서 반향 경로를 추정하여 순지연 시간을 추정후 보상하는 반향제거기를 구현하였다. 순지연 시간의 안정적인 추정을 위해 문턱치 보다 큰 유효 계수를 이용하여 순지연 시간을 추정하는 기법을 제안하였으며, 실시간 구현시 순간 최대 연산량을 줄이기 위해 추정된 반향 경로를 분할하여 순지연 시간을 추정하는 기법을 제안하였다. 제안된 시스템을 Texas Instruments사의 16비트 고정소수점 DSP TMS320C5409를 사용하여 구현하였고, 시뮬레이터를 통하여 성능을 검증하였다.