본 논문에서는 상압 플라즈마 방식이 적용된 반도체 에싱공정의 포토레지스트 에싱율을 향상시키기 위한 연구가 수행되었다. 웨이퍼 표면에 도포된 포토레지스트의 에싱율을 높이기 위하여 공정에 다구찌 기법을 적용하여 실험하였다. 유의한 인자를 파악하고 적합한 인자의 조합을 결정하여 에싱율 향상을 위한 효율적인 접근을 시도하였다. 이 연구는 상압플라즈마 방식이 적용된 에싱공정에서 개별 인자가 지니고 있는 시스템에 대한 기여율에 대하여 나타내었으며 또한 포토레지스트 에싱에 대한 플라즈마의 효용성을 보여준다.
본 연구에서는 상압 질소/산소 플라즈마를 이용하여 반도체공정에서 포토레지스트 에싱 공정을 실험하였다. 상압 플라즈마를 반도체 에싱 공정에 적용함에 있어서의 발생할 수 있는 문제점, 반드시 해결 가능한 공정 등을 예상하여 실험 평가를 진행하였으며, 그 실험 결과를 통하여 상압 플라즈마의 반도체 에싱 공정 적용의 가능성을 판단하고자 하였다.
에싱(Ashing)공정을 위한 원격 유도 결합 플라즈마(remote ICP)에서 플라즈마 균일도를 향상하는 연구를 진행하였다. 본 연구에서는 고균일도 플라즈마 발생을 위해 단면적이 다른 2개의 반응 용기를 각각 상부와 하부에 설치하여 각각의 반응 용기 외곽에 방전 코일이 위치하도록 구성하였다. 0.7~1 Torr 공정 압력 범위의 질소와 산소 혼합 기체에서 2,500 W 전력을 인가하였고, 임피던스 정합회로로부터 각각 병렬로 연결된 방전 코일에 전력이 분배되어 인가된다. 에싱 공정을 위한 플라즈마 균일도를 분석하기 위해 Wafer의 위치에서 부유 탐침법을 적용하여 중심부에서 외곽부로 지름축 위치를 변화시키며 플라즈마 밀도와 전자온도를 측정하고, 공정 조건에 따른 에싱율(Asing Rate)을 측정하였다. 동일한공정 조건에서 하나의 방전 코일을 이용한 경우의 플라즈마 균일도 대비 이중 코일 구조를 이용한 경우 플라즈마 균일도가 크게 향상됨을 보였다. 이는 상부의 유도코일이 wafer 위치에서 주로 지름방향 중심부의 플라즈마 밀도에 기여하고, 하부의 유도코일은 주로 외곽의 플라즈마 밀도에 기여해서 나타나는 현상이다. 공정용 장비에서 플라즈마 균일도의 개선으로 공정 수율을 증가 시키는 효과를 기대할 수 있다.
나노복합체를 이용하여 제작한 유기 쌍안정성 형태의 비휘발성 메모리 소자는 간단한 공정과 플렉서블 기기에 응용 가능성 때문에 많은 연구가 진행되고 있다. 나노복합체를 사용하여 제작한 비휘발성 메모리 소자의 전기적 성질에 대한 연구는 많이 진행되었으나, Scale-dwon 효과를 고려한 연구가 미흡하다. 본 연구에서는 polyestrene (PS) 박막 층 내부에 분산된 InP 나노입자를 사용한 메모리 소자를 제작하여 전기적 특성을 관찰하였다. InP 나노입자를 PS와 용매인 octadecene에 용해한 후에 초음파 교반기를 사용하여 두 물질을 고르게 섞었다. 고도핑된 Si 기판위에 100 nm 두께의 $SiO_2$ 위에 InP 나노입자와 PS가 섞인 용액을 스핀 코팅한 후, 열을 가해 용매를 제거하여 InP 나노입자가 PS에 분산되어 있는 나노복합체 박막을 형성하였다. 형성된 나노복합체 박막 위에 상부 전극으로 Al을 열증착하여 비휘발성 메모리 소자를 제작하였다. 제작된 메모리 소자는 Al 전극을 마스크를 사용하여 플라즈마 에싱 장비로 에칭을 하였다. 에칭된 소자와 에칭하지 않은 소자의 정전용량-전압 특성을 측정하였다. Flat band 이동은 에칭된 소자가 0.3 V이며 에칭하지 않은 소자는 1.3 V이다. 실험 결과는 에칭을 통해 전기장에 영향 받는 영역이 작아지므로 flat band 이동이 줄어들었다. 에칭방법을 통한 scale-down 효과로 정전용량이 줄어드는 것을 알 수 있었다.
본 연구에서는 2단계 실리콘 건식식각 공정과 게이트 절연막으로 열산화막과 tetraethylorthosilicate(TEOS) 산화막의 이중막을 사용하고, 스핀-온-그래스 (Spin-on-glass:SOG) 에치백(etch-back) 공정에 의하여 게이트를 제작하는 새로운 방법을 통하여 실리콘 전계방출소자를 제작하고 그 특성을 분석하였다. 게이트 절연막의 누설전류 를 감소시키면서 팁과 게이트의 간격을 줄이는 구조인 이중 게이트 절연막을 형성하기 위하 여 팁 첨예화 산화 공정후 낮은 점도의 감광막(photo resist)을 시료에 도포한 후, $O_2$ 플라 즈마 에싱(ashing)하는 공정을 채택하였다. 이러한 공정으로 제작된 에미터 팁의 높이와 팁 반경은 각각 1.1$\mu\textrm{m}$와 100$\AA$정도이었으며, 256개 팁 어레이에서 전계방출의 문턱전압은 40V 이하이었다. 60V의 게이트전압에서 23$\mu\textrm{A}$(즉, 90nA/팁)의 높은 아노드 전류를 얻을 수 있었 다. 이때, 게이트 전류는 아노드전류의 약0.1%이하였다. 개발된 공정기술로 게이트 개구도 크게 감소시켰을 뿐 아니라, 게이트 누설전류를 현저히 감소시켰다.
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[게시일 2004년 10월 1일]
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