• Proceedings of the Korea Information Processing Society Conference
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• 2011.11a
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• pp.9-10
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• 2011

임베디드 시스템에서 저전력 공급, 칩사이즈 축소, 낮은 노이즈 마진 등 설계기법이 날로 향상됨에 따라 소프트에러가 기하급수적으로 늘어나고 있다. 본 논문에서는 VLIW 아키텍처에서 치명적인 오류를 일으키는 이런 소프트에러들을 검출하고 수정하는 기법을 제안하고자 한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2016.10a
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• pp.655-658
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• 2016

Xilinx 7-Series FPGA(Field Programmable Gate Array)s mainly used for the implementation of high-performance digital circuit have SRAM-type configuration memory and can malfunction when soft errors occur in their configuration memory. SEM(Soft Error Mitigation Controller) offered by Xilinx helps users mitigate the influence of soft errors in configuration memory. When soft errors occur, SEM Controller can recover the state of FPGA through partial reconfiguration if the soft errors are correctable by ECC(Error Correction Code) and CRC(Cyclic Redundancy Code). This paper presents the availability analysis of Xilinx 7-Series FPGAs against soft errors under the protection of the SEM Controller. Availability functions are derived and compared according to the correction capability of the SEM Controller. The result may help to estimate the reliability of SRAM-based FPGA running in an environment where soft errors may occur.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.10 s.352
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• pp.28-33
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• 2006

An integrated 3.125Gbps clock and data recovery (CDR) circuit is presented. The circuit does not need a reference clock. It has a phase and frequency detector (PFD), which incorporates a bang-bang type 4X oversampling PD and a rotational frequency detector (FD). It also has a ring oscillator type VCO with four delay stages and three zero-offset charge pumps. With a proposed PD and m, the tracking range of 24% can be achieved. Experimental results show that the circuit is capable of recovering clock and data at rates of 3.125Gbps with 0.18 um CMOS technology. The measured recovered clock jitter (p-p) is about 14ps. The CDR has 1.8volt single power supply. The power dissipation is about 140mW.

• Proceedings of the IEEK Conference
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• 2001.09a
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• pp.239-242
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• 2001

영상에 워터마크를 삽입하는 것을 통신채널의 입장에서 해석한다면 워터마크는 신호로, 영상은 잡음으로 모델링이 가능하다. 따라서 이러한 잡음 속에서 신호에 대한 에러를 최소화하는 것이 워터마크의 추출을 최대화하는 것이라 할 수 있다. 통상적으로 Error Correction Code는 에러가 많은 통신채널에서 많이 이용되기 때문에 워터마킹 방법에서도 효과를 기대할 수 있다. 본 논문에서는 DCT 기반의 구간화 워터마킹 방법에 Turbo code를 이용하여 강인성 면에서의 향상된 성능을 실험 결과로 보이며, Turbo code의 해밍거리를 이용하여 워터마킹의 보다 효율적인 검출 방법을 제안한다.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10c
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• pp.535-537
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• 1998

본 논문에서는 이진화된 영상에서의 2차원 정보와 그레이 영상에서의 3차원 프로파일 정보를 이용하여 BGA의 불량 상태를 시각적으로 검사하는 시스템에 대해서 기술한다. BGA의 결함을 자동으로 판정하기 위해 사용된 알고리즘은 이진 영상에서의 특징점들과 그레이영상의 3차원 프로파일 정보를 이용한 모델 정합 기술을 이용한다. 두가지 단계를 분리 검사함으로써 생산라인에서 초기에 에러를 검출해낼 수 있는 잇점이 있다. 그러나 조명이 열악한 경우에는 에러 인식율이 낮아진다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10a
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• pp.569-571
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• 1999

소프트웨어의 신뢰도는 하드웨어의 신뢰도와 고장메타니즘이 다르므로 하드웨어의 신뢰도 모델을 그대로 이용할 수 없다. 소프트웨어의 신뢰도를 추정하기 위한 방법은 그동안 Jelinski-Moranda(JM) 모델을 비롯하여 많은 기법이 연구되었다. 그러나, 아직까지 만족하다고 인정할 만한 신뢰도모델링은 개발되지 않았다. 본 연구에서는 소프트웨어의 테스트를 통하여 검출되는 에러 개수의 추세를 가지고 비제차포아송과정(NHPP)의 파라미터를 찾아 신뢰도함수를 구하고자 하며, 아울러, 테스트중단시간을 결정하고자 한다. 파라미터를 찾는 방법은 maximum likelihood estimate(MLE) 기법을 이용하며, 테스트 중단시간은 구해진 파라미터를 신뢰도 함수에 대입하여 결정한다.

• Journal of the Korean Institute of Telematics and Electronics S
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• v.36S no.7
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• pp.9-15
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• 1999

In this paper, we propose a bit synchronizer which is suitable for frequency hopping systems. The proposed bit synchronizer is an ADPLL in which the digital loop filter is combined with an error symbol detecting circuit. Suppressing the tracking process, when hop mute and impulse noises are detected, improves the performance of the digital loop filter and enhances the probability of the frequency hopping system. Simulation results demonstrate an improved performance of the proposed bit synchronizer compared with existing ones.

• Journal of the Korea Society of Computer and Information
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• v.7 no.3
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• pp.128-134
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• 2002

In this paper, the performance on the PN code acquisition of DS/CDMA system was analyzed using the Nakagami-m probability density function considered fading environment. The equations on detection probability, $P_D$ and false alarm probability, $P_{FA}$, decision variables affecting the PN code acquisition time were derived and proved using simulation in order to analyze the performance. In conclusion, It was necessary increasing the gain of PLL for correcting phase errors and improving the acquisition performance of PN code in apply to the rake receiver.

• Journal of the Korea Society of Computer and Information
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• v.15 no.2
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• pp.47-53
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• 2010

This paper proposed Residual Image detection and Color Info using the face detection technique. The proposed technique was fast processing speed and high rate of face detection on the video. In addition, this technique is to detection error rate reduced through the calibration tasks for tilted face image. The first process is to extract target image from the transmitted video images. Next, extracted image processed by window rotated algorithm for detection of tilted face image. Feature extraction for face detection was used for AdaBoost algorithm.

• Proceedings of the IEEK Conference
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• 2001.09a
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• pp.919-922
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• 2001

다중 반송파를 사용하는 직접 확산 코드 분할 다중 접속 방식에서는 다중 사용자들에 의해서 시스템의 성능에 영향을 미치는 문제인 다중 사용자 간섭이 발생된다. 이 문제를 해결하기 위해서 사용된 기법이 다중 사용자 검출이다. 기존 방안으로 부공간 최소 평균 제곱 에러 다중 사용자 검출기가 존재한다. 이 검출기는 정확한 타이밍과 채널에 대한 정보가 필요하다. 이에 이점을 극복하기 위해서 부공간 MMSE 구조에 적응 구조를 더하여 검출 능력을 향상 시키고자 하였다. 모의 실험 결과 제안된 검출기가 기존 검출기 보다 BER 10/sup -3/ 기준에서 약 0.5[dB]의 신호대 잡음 이득을 얻을 수 있음을 나타내고 있다. 따라서 제안된 검출기가 기존 검출기보다 더 나은 성능을 지니고 있음을 알 수 있다.