• ETRI Journal
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• v.9 no.1
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• pp.65-73
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• 1987

반주문형 설계기술중 게이트 어레이 방식의 주요특징은 빠른 설계 시간, 저렴한 개발비용 및 매크로(macro) 셀 라이브러리 정립의 용이함을 들 수 있다. 이러한 장점을 살려 집적회로 설계를 위한 기술개발과정으로 게이트 어레이 방식의 설계과정 및 그 방법에 대하여 기술하였다. 사용된 공정기술은 $3\mum$ N-well CMOS 이며 이에 대한 설계규칙을 정하여 540 게이트 베이스 어레이를 설계하였다. 실제로 이미 정립된 매크로 셀 라이브러리의 셀들을 이용하여 이 베이스 어레이 상에 1-비트 콘트롤러인 ICU를 게이트 어레이 방식으로 설계함으로써 그 제반특성 및 방법을 검토하였다.

• Journal of the Korean Society of Fisheries and Ocean Technology
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• v.26 no.3
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• pp.295-302
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• 1990

In this paper, a methodology for the automatic design of the optimal systolic arrays is proposed. Algorithm transformation is the main mathematical tool on which this methodology is based. Also, technique for partitioning algorithm into systolic arrays is presented. Algorithm partitioning is essential when the size of the computational problem is larger than the size of the array. This study results in (a) reduction of the design time of systolic arrays for given algorithms, (b) CRT display of the structures of systolic arrays, and (c) automatic designing of the optimal systolic array by the criteria such as the number of processing elements, bands, and communication paths. The procedure for these results was programmed using HP BASIC language on HP-9836 computer.

• Journal of KIISE:Computer Systems and Theory
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• v.26 no.4
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• pp.406-419
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• 1999

RSA와 같은 공개키 암호시스템(public-key cryptography system)에서는 512 비트 또는 그 이상 큰수의 모듈러 곱셈 연산을 수행하여야한다. 본 논문에서는 Montgomery 알고리즘을 이용하여 모듈러 곱셈을 수행하는 두 가지의 고정-크기 선형 시스톨릭 어레이를 설계하고 분석한다. 제안된 임의의 고정-크기 선형 시스톨릭 어레이와 파이프라인된 고정-크기 선형 시스톨릭 어레이는 최적의 문제-크기 선형 시스톨릭 어레이로부터 LPGS(Locally Parallel Globally Sequential)분할방법을 적용하여 설계한다. VHDL 시뮬레이션 결과, 밴드이 크기를 4로 하여 분할 시 문제-크기 어레이와 비교하면 수행시간의 지연이 없었으며,어레이의 크기도 1/4로 줄일 수 있었다. 제안된 시스톨릭 어레이는 크기에 제한을 갖는 스마트카드 등에 이용될수 있을 것이다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10c
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• pp.18-20
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• 1999

대용량 데이터의 실시간 처리를 요구하는 멀티미디어 시대에 고성능 입출력을 제공할 수 있는 저장 시스템으로서 디스크 어레이가 보편적으로 사용되고 있다. 비용 효율적인 디스크 어레이가 설계될 수 있도록 디스크 어레이의 성능을 분석할 수 있는 성능 모델의 개발은 중요하다. 큐잉 모델링을 통해서 성능 평가를 할 수 있는 방법으로는 큐잉 이론이나 시뮬레이션을 이용할 수 있다. 디스크 어레이의 병렬 및 병행 처리 특성상 큐잉 이론의 분석적인 방법의 한계성을 인식하고, 본 논문에서는 낮은 수준에서 디스크 어레이 시스템을 추상화한 시뮬레이션 기법을 이요하여 디스크 어레이의 성능 평가를 수행한다. 시뮬레이션을 통해서 산출된 디스크 어레이 요구에 대한 평균 응답 시간, 평균 큐잉 지연, 평균 서비스 시간, 평균 길이 및 디스크 어레이 시스템의 이용률, 처리율 등은 최적화된 디스크 어레이 설계를 위한 시스템의 용량 산정에 활용될 수 있다.

• The Journal of the Acoustical Society of Korea
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• v.12 no.1E
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• pp.39-47
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• 1993

2-Dimension IIR 디지털 필터를 시스토릭 어레이 구조로 실현하는 방법을 보였다. 시스토릭 어레이는 1-D IIR 디지털 필터로 부분 실현한 후 종속연결하여 구현하였다. 부분 실현한 시스토릭 어레이의 종속 연결은 신호 지연에 사용되는 요소를 감소 시킨다. 여기서 1-D 시스토릭 어레이는 local communication 접근에 의해 DG를 설계한후 SFG로의 사상을 통해 유도하였다. 유도된 구조는 매우 간단하며, 입력 샘플이 공급되어지면 매 샘플링 기간마다 새로운 출력을 얻는 매우 높은 데이터 처리율을 갖는다. 2-Dimension IIR 디지털 필터를 시스토릭 어레이로 실현함으로써 규칙적이고, modularity, local interconnection, 높은 농기형 다중처리의 특징을 갖기 때문에 VLSI 실현에 매우 적합하다. 또한 PE셀의 승산기 설계에서는 modified Booth's 알고리즘과 Ling's 알고리즘에 기초를 두고 고도의 병렬처리를 행할수 있도록 설계하였다.

• Journal of the Korean Society for Railway
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• v.14 no.6
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• pp.477-483
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• 2011

In this paper, noise source localization of the Korean high speed train was conducted by using delay and sum beam-forming method of a microphone array. At first, the microphone array having irregular configuration was designed and the resolution of which was analyzed from parameters such as 3-dB bandwidth and maximum side-lobe level. After the demonstration, the microphone array was applied on the high speed train and noise localization of the high speed train driving at 300 km/h was performed successfully.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1997.11a
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• pp.221-231
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• 1997

본 논문에서는 고속 멱승을 위한 모듈라 곱셈기를 시스토릭 어레이로 설계한다. Montgomery 알고리듬 및 시스토릭 어레이 구조를 분석하고 공통 피승수 곱셈 개념을 사용한 변형된 Montgomery 알고리듬에 대해 시스토릭 어레이 곱셈기를 설계한다. 제안 곱셈기는 각 처리기 내부 연산을 병렬화 할 수 있고 연산 자체도 간단화 할 수 있어 시스토릭 어레이 하드웨어 구현에 유리하며 기존의 곱셈기를 사용하는 것보다 멱승 전체의 계산을 약 0.4배내지 0.6배로 감소시킬 수 있다.

• Journal of the Institute of Electronics Engineers of Korea SC
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• v.39 no.3
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• pp.220-227
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• 2002

An one-dimensional VLSI array for high speed processing of Fractal image compression was designed. Using again the overlapped input data of adjacent domain blocks in the existing one-dimensional VLSI array, we can save the number of total input for the operations, and so we can save the total computation time. In the design procedure, we considered the data dependences between the input data, reordered the input data to the array, and designed the processing elements. Registers and multiplexors are added for the storing and routing of the input data in some processing elements. Consequently as adding a little hardware, this design shows (N-4B)/4(N-B) times of speed-up compared with the existing array, where N is image size and B is block size.

• ETRI Journal
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• v.11 no.3
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• pp.73-95
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• 1989

본고에서는 최근 각광 받고 있는 ASIC 설계기술에 대해 그 설계과정과 설계방법을 언급하고, ASIC 설계를 위한 기술을 CMOS 게이트 어레이(2um : Double Metal Layer)를 중심으로 타이밍을 고려한 설계기법, 신뢰도를 고려한 설계기법, 테스트를 고려한 설계기법, 최적 설계기법, 페키지 및 베이스 어레이 선택방법 등으로 나누어 제시했다.

• Proceedings of the KIEE Conference
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• 2008.07a
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• pp.1095-1097
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• 2008

본 논문에서는 먼저 10k(Wp)의 PV 어레이를 설계하는 방법을 제시하고, 설계한 10k(Wp)의 PV 어레이는 최저 및 최고 온도를 고려하여 어레이 시스템을 설계하는 방식으로 인버터의 효율적인 운전이 가능하며 부정합에 의한 손실은 3(%)$\sim$5(%)정도 줄일 수 있다.