• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.201-201
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• 2010

DRAM (dynamic random access memory)은 하나의 트랜지스터와 하나의 캐패시터의 구조 (1T/1C)를 가지는 구조로써 빠른 동작 속도와 고집적에 용이하다. 하지만 고집적화를 위해서는 최소한의 캐패시터 용량 (30 fF/cell)을 충족시켜 주어야 한다. 이에 따라 캐패시터는 stack 혹은 deep trench 구조로 제작되어야 한다. 위와 같은 구조로 소자를 구현할 시 제작공정이 복잡해지고 캐패시터의 집적화에도 한계가 있다. 이러한 문제점을 보완하기 위해 1T-DRAM이 제안되었다. 1T-DRAM은 하나의 트랜지스터로 이루어져 있으며 SOI (silicon-on-insulator) 기판에서 나타나는 floating body effect를 이용하여 추가적인 캐패시터를 필요로 하지 않는다. 하지만 SOI 기판을 이용한 1T-DRAM은 비용측면에서 대량생산화를 시키기는데 어려움이 있으며, 3차원 적층구조로의 적용이 어렵다. 하지만 다결정 실리콘을 이용한 기판은 공정의 대면적화가 가능하고 비용적 측면에서 유리한 장점을 가지고 있으며, 적층구조로의 적용 또한 용이하다. 본 연구에서는 ELA (eximer laser annealing) 방법을 이용하여 비정질 실리콘을 결정화시킨 기판에서 1T-DRAM을 제작하였다. 하지만 다결정 실리콘은 단결정 실리콘에 비해 저항이 크기 때문에, 메모리 소자로서 동작하기 위해서는 높은 바이어스 조건이 필요하다. 게이트 산화막이 얇은 경우, 게이트 산화막의 열화로 인하여 소자의 오작동이 일어나게 되고 게이트 산화막이 두꺼울 경우에는 전력소모가 커지게 된다. 그러므로 메모리 소자로서 동작 할 수 있는 최적화된 게이트 산화막 두께가 필요하다. 제작된 소자는 KrF-248 nm 레이저로 결정화된 ELA 기판위에 게이트 산화막을 10 nm, 20 nm, 30 nm 로 나누어서 증착하여, 전기적 특성 및 메모리 특성을 평가하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 1999.07a
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• pp.67-67
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• 1999

기판위에 증착되는 박막에서 박막의 초기성장을 분석하는 것은 최종적으로 성장된 박막을 더욱 효과적으로 성장시킬 수 있다는 장점이 있다. 따라서 본 연구는 두께가 수십 $\AA$ 이하인 비정질 실리콘 박막의 초기성장과정을 분석하였는데 특히, 기판과 증착조건에 따른 박막성장의 차이를 알아 보았다. 여러 종류의 기판에서 Sputtering으로 비정질 실리콘을 증착시켰고, 박막의 초기성장과정을 실시간 분광 Ellipsometer와 AFM(Atomic Force Microscope)을 이용하여 분석하였다. C-Si, gold, Chrome 기판에 대하여 같은 조건에서 증착시간을 1초부터 8초까지 달리하면서 각각의 시간대별로 박막성장의 차이를 비교분석하였다. 증착조건 및 증차시간과 기판을 서로 다르게 할 때, 비정질 실리콘 박막의 초기성장과정에서의 차이를 볼 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.423.1-423.1
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• 2014

본 발표에서는 실리콘 이종접합 태양전지에서 중요한 실리콘 웨이퍼 표면/계면 제어에 대하여 발표한다. 다시 말하여, 실리콘 웨이퍼 기판 세정공정 변화에 따른 실리콘 웨이퍼 표면의 소수전하수명(minority carrier lifetime, MCLT) 및 태양전지 소자특성 변화에 대하여 연구하였다. 구체적으로, 실리콘 웨이퍼 클리닝 최초단계로써 KOH damage etching 공정을 도입할 때, 이후 클리닝 공정을 통일하여 적용한 웨이퍼 표면의 MCLT 및 상기 웨이퍼를 이용하여 플라즈마 화학기상증착법(PECVD)을 통하여 제작한 태양전지 소자 효율은 KOH etching 시간이 10분일 때 최대치에 도달한 후 감소하였다. 또한, RCA1, RCA2, Piranha로 이루어진 웨이퍼 클리닝 단계의 사이에, 또는 맨 마지막에 묽힌 불산용액(DHF, 5 %) 처리를 하여 표면 산화막 제거 및 수소종단처리를 하여 기판의 passivation 특성을 향상시키고자 할 때, 불산용액 처리 순서에 따른 웨이퍼 표면의 MCLT 및 태양전지 소자 효율을 비교하였다. 그 결과, 묽은불산용액을 클리닝 단계 사이에 적용하였을 때의 MCLT 및 태양전지 소자의 특성이 더 우수하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.208-208
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• 2012

알루미늄이 도핑된 p+후면 에미터 구조를 갖는 n-type 결정질 실리콘 태양전지를 제작하였다. 기판으로는 n-type Cz 실리콘 웨이퍼가 사용되었으며 크기, 두께 및 비저항은 각각 6"x 6", $200{\mu}m$, $3{\sim}5{\Omega}cm$이었다. 실험을 통하여 에너지 변환 효율 17.5%를 얻었다. 모든 공정은 p-type 실리콘 상용 태양전지 제작에 쓰이는 것과 동일하게 적용하였다. 또한 PC1D 시뮬레이션을 통하여 전면 전계의 두께 및 피크 농도, 기판의 소수 운송자 수명, 후면 에미터의 도핑 농도, 실리콘 기판의 두께를 변수로 하여 후면 에미터 구조의 n-type 실리콘 태양전지의 최적화 작업을 실시하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.382-382
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• 2011

이차원 결정인 그래핀(graphene)은 전하도핑(charge doping)과 기계적 변형에 민감하기 때문에 기판의 물리 및 화학적 구조 및 특성에 따라 그래핀의 물성이 크게 영향을 받는다고 알려져 있다. 특히 널리 사용되고 있는 산화실리콘($SiO_2$/Si) 기판에 존재하는 나노미터 크기의 굴곡과 전하 트랩(charge trap)은 전하 이동도 및 화학적 안정성 등의 면에서 그래핀 고유의 뛰어난 물성을 제한하는 것으로 알려져 있다. 본 연구에서는 비정질 산화실리콘 기판을 대조군으로 삼아 편평도가 높은 결정성 h-BN (hexagonal boron nitride) 기판이 그래핀에 미치는 영향을 관찰하였다. 화학기상증착법(chemical vapor deposition 또는 CVD)으로 성장시킨 그래핀을 각 기판에 전사시킨 후 라만 분광법을 통해 전하 도핑 및 기계적 변형 정도를 측정하였다. h-BN 위에서는 외부 환경에서 기인하는 전하 도핑 정도가 산화실리콘 기판보다 적게 관찰되었다. 또한 h-BN 위에 고착된 그래핀 시료에서는 기판-그래핀 상호작용에서 기인하는 것으로 보이는 새로운 라만 분광 특성이 관찰되었다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2002.05a
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• pp.206-209
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• 2002

본 논문에서는 폴리실리콘의 재결정화 공정에서 발생하기 쉬운 폴리실리콘의 엉김현상, 슬립, 부분적인 실리콘 기판의 녹음현상 등을 방지하기 위한 방법을 제시한다. 그리고 재결정화 된 박막의 질을 향상시키기 위한 폴리실리콘과 보호 산화막(capping oxide)의 두께 변화에 따른 실험 결과를 살펴본다. 폴리실리콘의 엉김현상은 매몰 산화막(buried oxide)과 액체 상태의 실리콘 사이의 wetting angle과 관계되는데, 이를-방지하기 위해서는 재결정화할 폴리실리콘과 산화막의 계면에 질소를 주입시켜주면 되는데, 이는 재결정화할 시료를 암모니아 가스 분위기에서 열처리를 통하여 해결할 수 있다. 그러고 실러콘 기판의 국부적 녹음 현상 및 슬립은 실리콘 기판의 윗면을 mechanical damage에 의해서 약 $20{\mu}m$ 정도의 거칠기를 가지도록 하면 이러한 현상을 방지할 수 있다. 그러고 폴리실리콘이 재결정활 될 때 부피의 변화가 발생하며, 이로 인하여 재결정화된 박막의 두께는 위치에 따라 변화한다. 재결정화된 박막 두께의 균일도를 유지하기 위해서는 재결정화할 폴리실리콘 두께의 3배 이상이 되는 보호 산화막을 사용하였을 때 원하는 균일도를 얻을 수 있었다.

• Proceedings of the International Microelectronics And Packaging Society Conference
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• 2003.11a
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• pp.177-180
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• 2003

초 박형 실리콘 칩을 이용하여 실리콘 칩들을 포함한 모듈 전체가 굽힘이 자유로운 유연 패키징 기술을 구현하였으며 bending test와 FEA를 통해 초 박형 실리콘 칩의 기계적 특성을 살펴보았다. 초 박형 실리콘칩$(t<30{\mu}m)$은 표면손상의 가능성을 배제하기 위해 화학적 thinning 방법을 이용하여 제작되었으며 열압착 방식에 의해 $Kapton^{(R)}$에 바로 실장 되었다. 실리콘칩과 $Kapton^{(R)}$ 기판간의 단차가 적기 때문에 전기도금 방식으로 전기적 결선을 이룰 수 있었다. 이러한 방식의 패키징은 이러한 공정은 flip chip 공정에 비해 공정 간단하고 wire 본딩과 달리 표면 단차 적다. 따라서 연성회로 기관을 비롯한 인쇄회로기판의 표면뿐만 아니라 기판 자체에 삽임이 가능하여 패키징 밀도 증가를 기대할 수 있으며 실질적인 실장 가능면적을 극대화 할 수 있다.

• Proceedings of the KIEE Conference
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• 2007.07a
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• pp.1548-1549
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• 2007

이 실험은 간단한 가열로(heating furnace)를 이용 thermal CVD(chemical Chemical Depositin) 방법을 사용하여, 촉매를 사용하지 않고 실리콘 나노와이어(Si nanowire)를 합성하는 방법에 대해서 연구한 것이다. 굴곡도(roughness)가 큰 알루미나(($Al_{2}O_{3}$) 기판을 사용하여 금(Au)과 같은 촉매를 사용하지 않고 실리콘 나노와이어를 성장시켜 대략 20nm 전후의 지름을 가진 실리콘 나노와이어를 성장시킬 수 있었다. 이 방법은 금을 촉매로 이용하는 방법에 비하여 기판위에 증착되어 성장된 실리콘 나노와이어가 직전성을 가지지 못하고 꼬여있어서 나노와 이어의 분산 과저에서 어려움이 존재하지만 촉매를 사용하지 않기 때문에 성장된 나노와이어에서 촉매를 제거해야하는 어려움을 생략할 수 있고, 기판 위에 촉매를 seeding 하는 작업을 거치지 않고도 20nm 정도의 실리콘 나노와이어를 성장시킬 수 있는 간단한 방법이다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.05a
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• pp.693-696
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• 2009

본 연구는 비정질실리콘 박막트랜지스터를 비휘발성 메모리소자로 제작함으로써 스위칭 소자로 사용되는 박막트랜지스터(TFT)의 응용범위를 확대시키고, 비정질 실리콘 사용에 따라 대면적화에 적합하고 아울러 값싼 기판을 사용할 수 있게 한 비정질 실리콘 비휘발성 메모리소자에 관한 것이다. 이와 같은 본 연구는 유리기판과 그 유리기판위에 증착시켜 패터닝한 게이트, 그 게이트를 덮어씌운 제1 절연층, 그 제1 절연층위에 증착시켜 패터닝한 플로우팅 게이트와 그 플로우팅 게이트를 덮어씌운 제2 절연층, 그 제2 절연층위에 비정질실리콘을 증착시킨 액티브층과 그 액티브층위에 n+ 비정질실리콘을 증착시켜 패터닝한 소오스/드레인층 그리고 소오스/드레인층 위에 증착시킨 소오스/드레인층 전극으로 비정질실리콘 박막트랜지스터 비휘발성 메모리소자를 구성한다.

• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.193.1-193.1
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• 2015

실리콘 (Si) 기판 위에 고품질의 갈륨질화물 (GaN) 박막을 성장시키기 위한 노력이 계속되고 있다. 실리콘 기판은 사파이어 기판 보다 경제적인 측면에서 유리하고, 실리콘 직접화 공정에 GaN 소자를 쉽게 접목 가능하다는 장점이 있다. GaN 박막은 2차원 전자 가스형성을 통한 고속소자, 직접 천이형 밴드갭을 이용한 발광소자 및 고전압 소자로써 활용 가능한 물질이다. 종래에는 Si(100) 및 Si(111) 기판 위에 GaN 박막 성장에 대한 연구가 주로 진행되었다. 하지만 대칭성과 격자 불일치도 등 결정학적 특성을 고려할 때 Si(100) 기판 위에 고품질의 GaN 박막을 성장시키는 것은 쉽지 않다. Si(111) 기판은 실리콘 소자 직접화 공정에 적합하지 못한 단점을 가지고 있다. 반면, 최근 Si(110) 기판 위에서 비등방적 변형 제어를 통한 고품질 GaN 박막 성장이 보고 되어 실리콘 집적 소자와 결합한 고전압 소자 및 고속소자 구현에 관한 연구가 진행되고 있다. 본 연구에서는 투과전자현미경 연구를 바탕으로 Si(110) 기판 위에 성장된 GaN의 미세구조에 관한 연구를 소개한다. 열팽창계수의 차이에 의한 GaN 박막 내 결함 생성을 줄이기 위하여 AlN 완충층이 사용되었다. GaN 박막을 암모니아 ($NH_3$) 유량이 다른 조건에서 성장시킴으로써 GaN 박막 미세구조의 암모니아 유량 의존성에 관한 연구를 진행하였다. GaN 박막에서 투과전자현미경 연구와 X-ray 회절 연구를 통하여 결함 거동 및 결정성을 확인하였다. $NH_3$ 유랑이 증가함에 따라 GaN의 성장 거동이 3차원에서 2차원으로 변화됨을 관찰하였다. 또한, 전위밀도의 증가도 확인되었다. $NH_3$ 유량이 낮은 경우 GaN 전위는 AlN와 GaN 경계에 주로 위치하고 GaN 표면 근처에는 전위밀도가 감소하였으나, $NH_3$ 유량이 높을 경우 GaN 박막 표면까지 전위가 관통됨을 확인하였다.