• 한국산학기술학회논문지
• /
• 제8권2호
• /
• pp.195-200
• /
• 2007

최소선폭 $0.1{\mu}m$ 이하의 살리사이드 공정을 상정하여 $10nm-Ni_{0.5}Co_{0.5}/70\;nm-Poly-Si/200\;nm-SiO_2$ 구조로부터 쾌속 열처리를 이용해서 실리사이드 온도를 $600{\sim}1100^{\circ}C$까지 변화시키면서 복합실리사이드를 제조하고 이들의 면저항의 변화와 미세구조의 변화를 면저항 측정기와 TEM 수직단면, 오제이 두께 분석으로 확인하였다. 기존의 동일한 공정으로 제조된 니켈실리사이드에 비해 제안된 니켈 코발트 복합실리사이드는 $900^{\circ}C$까지 저저항을 유지시킬 수 있는 장점이 있었고 20nm 두께의 균일한 실리사이드 층을 폴리실리콘 상부에 형성시킬 수 있었다. 고온 처리시에는 복합실리사이드와 실리콘의 전기적으로 상분리되는 혼합현상으로 고저항 특성이 나타나는 문제를 확인하였다. 제안된 NiCo 합금 박막을 70nm 높이의 폴리실리콘 게이트를 가진 디바이스에 $900^{\circ}C$이하의 실리사이드화 온도에서 효과적으로 산리사이드 공정의 적용이 기대되었다.

• 한국진공학회지
• /
• 제16권3호
• /
• pp.197-204
• /
• 2007

p-형 실리콘 기판 위에 수 ${\AA}$ 두께의 어븀 금속을 증착하고, 후열처리 과정을 통하여 어븀-실리사이드/p-형 실리콘 접합을 형성하였다. 초고진공 자외선 광전자 분광 실험을 통하여 증착한 어븀의 두께에 따라 어븀-실리사이드의 일함수가 4.1 eV까지 급하게 감소하는 것을 관찰하였으며, X-ray 회절 실험에 의하여 형성된 어븀 실리사이드가 주로 $Er_5Si_3$상으로 구성되어 있음을 밝혔다. 또한, 어븀-실리사이드/p-형 실리콘 접합에 알루미늄 전극을 부착하여 쇼트키 다이오드를 제작하고, 전류전압 곡선을 측정하여 쇼트키 장벽의 높이를 산출하였다. 산출된 쇼트키 장벽의 높이는 $0.44{\sim}0.78eV$이었으며 어븀 두께 변화에 따른 상관 관계를 찾기 어려웠다. 그리고 이상적인 쇼트키 접합을 가정하고 이미 측정한 일함수로부터 산출한 쇼트키 장벽의 높이는 전류-전압 곡선으로부터 산출한 값에 크게 벗어났으며, 이는 어븀-실리사이드가 주로 $Er_5Si_3$ 상으로 구성되어 있고, $Er_5Si_3/p-$형 실리콘 계면에 존재하는 고밀도의 계면 상태에 기인한 것으로 사료된다.

• 한국재료학회:학술대회논문집
• /
• 한국재료학회 1993년도 춘계학술발표회
• /
• pp.22-22
• /
• 1993

Tungsten silicide는 낮은 전도도, 높은 녹는점, pattern 형성에 용이함등으로 VLSI device Interconnect(Bit line)로 활발하게 이용되고 있다. 일반적으로 Tungsten silicide 는 polycide(WSi$_2$/poly-Si)구조로 사용이 되며, polycide 구조는 산화분위기에서 WSi$_2$위에 SiO$_2$막을 쉽게 형성시키는 장점이 있다. As-dep상태의 polycide를 산화시킬적에는 텅스텐 실리사이드에 존재하는 excess-silicon과 microcrystalline 구조 (grain size=3$\AA$)로 인하여 텅스텐 실리사이드 표면에 균일한 SiO$_2$가 형성이 된다. 그러나 post-anneal을 실시한 샘플 Furnace anneal ($N_2$:O$_2$유량비=2:1) 처리하면 성장된 텅스텐 실사이드 입자의 입계효과에 의하여 텅스텐 실리사이드의 표면에 SiO$_2$뿐만 아니라 WO$_3$가 형성되는 이상산화가 발생되어 공정의 어려움을 야기시키고 있다. 본 실험에서는 post anneal ($700^{\circ}C$, 30min, $N_2$ 분위기) 시킨 시편을 Implantation(As 또는 phosphorous)을 실시하여 실리사이드 표면을 비정질화 시킨후 Furnace anneal 실시하여 이상산화 발생 억제에 I/I처리가 미치는 효과를 관찰하였다. XPS를 이용하여 이상산화막 두께와 WO$_3$존재를 조사하였고, AES를 사용하여 W, Si, O 원소들이 깊이에 따라 변하는 것을 관찰하였다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2007년도 제38회 하계학술대회
• /
• pp.220-221
• /
• 2007

금속 촉매 성장 (Metal-induced growth) 를 이용하여, 마이크로 사이즈의 결정질 (Microcrystalline) 박막 실리콘 (Silicon, Si)을 성장하였다. 금속 촉매로서는 코발트, 니켈, 코발트/니켈 복합물질(Co, Ni, or Co/Ni) 이 사용되었으며, 실리콘과 반응하여 실리사이드 (Silicide) 층을 형성한다. 이러한 실리사이드 층은 실리콘과 격자 거리가 유사하여 (Little lattice mismatch), 그 위에 실리콘 박막을 성장하기 위한 모체 (Template) 가 된다. XRD (X-ray diffraction) 분석을 통하여, 실리사이드 ($CoSi_2$ or $NiSi_2$) 의 형성과 성장된 박막 실리콘의 결정성을 연구하였다. 이러한 박막을 이용하여, 쇼트키 태양전지 (Schottky Solar cell) 에 응용하였다. 코발트/니켈 복합물질을 이용하였을 경우에 10.6mA/$cm^2$ 단락전류를 얻었으며, 이는 코발트만을 이용한 경우보다 10 배만큼 증가하였다. 이러한 실리사이드를 매개로한 박막 실리콘의 성장은 공정상에서의 열부담 (Thermal budget) 을 줄일 수 있으며, 대면적 응용에 큰 가능성을 가지고 있다.

• 한국산학기술학회논문지
• /
• 제8권5호
• /
• pp.1042-1046
• /
• 2007

본 연구에서는 제 3의 화학 원소 첨가에 의한 코발트 실리사이드와 니켈 실리사이드의 열적 안정성 향상 메카니즘을 조사하였다. 즉, Co-Si 시스템에 텅스텐을 첨가하는 경우 CoSi의 heat of formation이 증가하는 것으로 관찰되었다. 이러한 증가는 시스템 에너지 감속 속도의 최대화로 대변되는 실리사이드 형성 kinetics가 선호하는 glass의 형성을 억제하는 것으로 밝혀졌다. 이 경우 CoSi와 실리콘 기판 사이의 계면에 형성되는 다결정 구조는 glass의 self-diffusion보다 확산계수가 훨씬 작아 상 변이를 위해서는 보다 높은 열에너지를 요구하게 되어 궁극적으로 CoSi의 열적 안정성이 향상되는 것을 알 수 있었다.

• 한국세라믹학회지
• /
• 제35권5호
• /
• pp.505-511
• /
• 1998

단결정 Si 기판 위에 증착한 Co/Hf과 Co/Nb 이중층으로부터 형성된 Co 실리사이드의 성장기구에 대하여 조사하였다. 두 경우 모두 500$^{\circ}C$ 이상에서 CoSi2가 주로 형성되었으나 그 결정방위의 성장양상은 서로 달랐다. Co/Hf/(100)Si 구조에서는 Si 기판과 에피텍셜 관계를 갖는 결정립과 그렇지 않은 결정립이 서로 혼합되어 성장하였다. 그러나 Co/Nb/(100)Si에서는 처음부터 에피텍셜 관계를 갖지 않는 결정립들만이 형성되었다. 동일한 구조임에도 불구하고 이렇게 내열금속 중간층에 따라 성장된 실리사이드의 결정방위가 달라지는 것으 안정한 반응제어층의 형성 및 고온에서의 그 분해과정과 관련이 있었다. 여러 구성원소들로 이루어진 반응제어층이 고온까지 안정할 경우에는 Co의 확산이동을 균일하게 제어하여 실리사이드의 에피텍셜 성장이 가능하다.

• 한국재료학회지
• /
• 제6권8호
• /
• pp.808-816
• /
• 1996

(100) Si 기판위에 전자 빔 증착법을 이용하여$ 90\AA$두께의 Ti과 $120\AA$두께의 Co를 순차적으로 증착시켰다. 그 후 질소분위기하의 $350-900^{\circ}C$온도구간에서 급속열처리함으로써 (100) Si 기판위의 Co/Ti 이중 박막의 실리사이드화 반응이 일어나게 했으며 이를 XRD, AES, TEM을 이용하여 분석하였다. $500^{\circ}C$이하의 온도에서는 Co원자들이 Ti층쪽으로 빠르게 확산하여 Si와 반응하기 이전에 Ti원자들과 상호 혼합되어 어떠한 실리사이드도 형성되지 않았다. $500^{\circ}C$에서 열처리된 시편의 고분해능전자현미경 영상을 통해 Co-Ti 혼합층과 실리콘 기판과의 계면에서 (100)Si 기판과 정합관계를 가지는 CoSi2가 형성되었음을 확인했다. $600^{\circ}C$열처리에 의해 Co-Ti-Sitka성분 실리사이드가 형성되기 시작하였으며, 형성된 삼성분 실리사이드는 Ti의 out-diffusion에 의해 $900^{\circ}C$ 이상의 온도에서는 불안정하였다. Co/Ti이중 박막에 의해 형성된 CoSi2는 실리콘 기판과 평탄한 계면을 가지며 실리콘 기판에 대해 (100)우선성장방위를 가졌다.

• 한국산학기술학회논문지
• /
• 제7권6호
• /
• pp.1056-1063
• /
• 2006

10 nm-Ni/l nm-Ir(poly)Si과 10 nm-$Ni_{50}Co_{50}$/(poly)Si 구조의 박막을 열증착기로 준비하고 쾌속열처리기로 40초간 $300{\sim}1200^{\circ}C$ 온도 범위에서 실리사이드화 시켰다. 이들의 실리사이드 온도에 따른 면저항, 미세구조와 두께, 생성상, 화학조성과 표면조도의 변화를 사점면저항 측정기와 이온빔현미경, X선 회절기, 오제이 분석기, 주사탐침현미경을 써서 확인하였다. Ir과 Co의 혼입에 따라 기존의 $700^{\circ}C$에 한정된 NiSi에 비해 단결정, 다결정 실리콘 기판에서의 저저항 안정 구간이 각각 $1000^{\circ}C$, $850^{\circ}C$로 향상되었다. 이때의 실리사이드층의 두께도 20$\sim$50 nm로 나노급 공정에 적합하였다. Ir과 Co의 첨가는 단결정 기판에서의 니켈실리사이드의 고저항 $NiSi_2$로의 변태를 방지하였고, 다결정 기판에서 고온에서의 고저항은 고저항 상의 출현과 실리콘층과의 혼합과 도치현상이 발생한 것이 이유였다. Ir의 첨가는 특히 최종 실리사이드 표면온도를 3 nm 이내로 유지시키는 장점이 있었다 Ir과 Co를 첨가한 니켈실리사이드는 기존의 니켈실리사이드의 열적 안정성을 향상시켰고 나노급 디바이스에 적합한 물성을 가짐을 확인하였다.

• 한국산학기술학회논문지
• /
• 제7권3호
• /
• pp.332-337
• /
• 2006

기판전면에 패턴 없이 15 nm Co/15 nm Ni/70 nm polysilicon/200 nm $SiO_2$/Si(100) 구조로 적층된 구조로부터 급속열처리기 (rapid thermal annealer : RTA)를 이용하여 40초간 700, 900, $1000^{\circ}C$의 실리사이드화 온도를 변화시키면서 CoNi 복합실리사이드를 형성하였다. 완성된 두께 100 nm 정도의 CoNi 복합실리사이드층으로 배선층을 만든다고 상정하여, 이중 집속이온빔(dual beam focused ion beam : FIB)을 써서 30 kV에서 표면전류를 $1{\sim}100$ pA 범위에서 조절하면서 나노급 선폭제작의 가능성을 확인하였다. 각 온도별 복합실리사이드에 동일한 이온빔 조건으로 $100{\mu}m$ 길이의 패턴을 만들고, 이온빔으로 양 끝단에 트렌치를 만들어 FE-SEM으로 각 조건에서의 선폭, 두께, 최종 에칭형상을 확인하였다. 기존 형상변형이 많아서 나노급 선폭 구현이 불리한 폴리사이드 공정에 비해서, 최초로 새로운 저저항 복합실리사이드에 대해서 100 nm 이하의 나노급 피치를 가진 선폭 제작이 $30kV{\sim}30pA$ 범위에서 가능하였다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
• /
• pp.301-301
• /
• 2011

최근 고밀도 메모리 반도체의 재료와 빠른 응답을 요구하는 나노입자를 이용한 비휘발성 메모리 소자의 제작에 대한 연구가 활발히 진행되고 있다. 그에 따른 기존의 플래쉬 메모리가 가지는 문제점을 개선하기 위해서 균일하고 규칙적으로 분포하는 새로운 나노소재의 개발과 비휘발성, 고속 동작, 고집적도, 저전력 소자의 공정기술이 요구되고 있다. 또한 부유게이트에 축적되는 저장되는 전하량을 증가시키기 위한 새로운 소자구조 개발이 필요하다. 한편, 실리 사이드 계열의 나노입자는 금속 나노입자와 달리 현 실리콘 기반의 반도체 공정에서 장점을 가지고 있다. 따라서 본 연구에서는 화합물 중에서 비휘발성 메모리 장치의 전기적 특성을 향상 시킬 수 있는 실리사이드 계열의 바나듐 실리사이드(V3Si) 박막을 열처리 과정을 통하여 수 nm 크기의 나노입자로 제작하였다. 소자의 제작은 p-Si기판에 실리콘산화막 터널층(5 nm 두께)을 건식 산화법으로 성장 후, 바나듐 실리사이드 금속박막을 RF 마그네트론 스퍼터 시스템을 이용하여 4~6 nm 두께로 터널 베리어 위에 증착하고, 그 위에 초고진공 마그네트론 스퍼터링을 이용하여 SiO2 컨트롤 산화막층 (20 nm)을 형성시켰다. 여기서 V3Si 나노입자 형성을 위해 급속 열처리법으로 질소 분위기에서 800$^{\circ}C$로 5초 동안 열처리하여 하였으며, 마지막으로 열 기화 시스템을 통하여 알루미늄 전극(직경 200 ${\mu}m$, 두께 200 nm)을 증착하여 소자를 제작하였다. 제작된 구조는 금속 산화막 반도체구조를 가지는 나노 부유게이트 커패시터이며, 제작된 시편은 투사전자현미경을 이용하여 나노입자의 크기와 균일성을 확인했다. 소자의 전기적인 측정을 E4980A capacitor parameter analyzer와 Agilent 81104A pulse pattern generator system을 이용한 전기용량-전압 측정을 통해 전하저장 효과 및 메모리 동작 특성들을 분석하고, 열처리 조건에 따라 형성되는 V3Si 의 조성을 엑스선 광전자 분광법을 이용하여 확인하였다.