• Proceedings of the Korean Information Science Society Conference
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• 한국정보과학회 2011년도 한국컴퓨터종합학술대회논문집 Vol.38 No.1(D)
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• pp.24-27
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• 2011

최근 스마트 폰 등 모바일 기기의 폭발적인 성장에 의해 내장 프로세서인 ARM 프로세서 기반 기기들이 활발히 개발되어 사용되고 있다. 이에 따라 상대적으로 저성능, 저 전력화에 치중하였던 내장 프로세서도 고성능화를 위한 고속 동작 및 멀티코어 프로세서를 개발하여 사용하게 되었으며, 메모리 동작 속도 역시 빠르게 발전하고 있다. 특히 모바일 기기 등에 사용 되는 저전력 메모리인 LPDDR2 소자 등의 개발에 따라 빠른 동작 속도를 가지도록 개발되고 있다. 그러나 시스템 온 칩(SoC, System on Chip) 형태로 제작되는 ARM 프로세서 기반의 SoC는 다양한 하드웨어 가속기 등을 함께 내장하고 있고, 저 전력화를 위한 버스 구조 등에 의하여 온 칩 버스의 속도 향상이 고성능 범용 시스템에 비하여 낮은 수준이다. 본 연구에서는 이러한 점을 고려하여, 프로세서 코어와 메모리 소자의 동작 속도 향상에 의하여 얻을 수 있는 성능 향상과, 상대적으로 낮은 버스 동작 속도에 의하여 저하되는 성능의 정도를 분석하고 이를 극복하기 위한 방안을 검토하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.931-934
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• 2009

본 논문은 $24{\mu}m$ 이하의 미세 폭 및 $30{\mu}m$ 이하의 피치와 같이 미세 패턴을 가진 칩 온 필름(chip-on-film, COF)에 발생한 결함들을 자동으로 검출할 수 있는 시스템을 제안한다. 개발된 검출시스템은 미세 패턴의 COF에서 발생한 개방 (open), 단락 (hard short), mouse bite 및 near short (soft short)과 같은 다양한 결함들을 자동으로 빠르게 검출할 수 있는 기술이 적용되어 있다. 본 논문에서 제안하는 결함 검사 기술의 기본 원리는 미세 패턴내의 결함으로 인해 발생한 저항의 미세 변화를 고주파 공진기 (resonator)를 이용하여 측정 주파수에서 증폭시키고 증폭된 결함 신호와 결함이 없는 경우의 신호와의 전압차를 읽어서 0이 아니면 결함이 있음을 판단한다. 제안된 시스템은 미세 패턴 COF 검사 과정에서 결함들을 신속히 측정할 수 있으므로 불필요한 COF 복사를 위해 소요되는 경비를 줄일 수 있으리라 기대한다.

• Communications of the Korean Institute of Information Scientists and Engineers
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• 제32권5호
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• pp.34-41
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• 2014

• Journal of KIISE:Computer Systems and Theory
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• 제35권11호
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• pp.527-539
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• 2008

This paper presents a performance estimation technique based on queuing analysis for on-chip bus matrix architectures of Multi-Processor System-on-Chips(MPSoCs). Previous works relying on time-consuming simulation are not able to explore the vast design space to cope with increasing time-to-market pressure. The proposed technique gives accurate estimation results while achieving faster estimation time than cycle -accurate simulation by order of magnitude. We consider the followings for the modeling of practical memory subsystem: (1) the service time with the general distribution instead of the exponential distribution and (2) multiple-outstanding transactions to achieve high performance. The experimental results show that the proposed analysis technique has the accuracy of 94% on average and much shorter runtime ($10^5$ times faster at least) compared to simulation for the various examples: the synthetic traces and real-time application, 4-channel DVR.

• Journal of the Korea Institute of Information and Communication Engineering
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• 제16권2호
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• pp.313-318
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• 2012

This paper presents an automatic system to detect variety of faults from fine pitch COF(chip-on-film) which is less than $30{\mu}m$. Developed system contains circuits and technique to detect fast various faults such as hard open, hard short, soft open and soft short from fine pattern. Basic principle for fault detection is to monitor fine differential voltage from pattern resistance differences between fault-free and faulty cases. The technique uses also radio frequency resonator arrays for easy detection to amplify fine differential voltage. We anticipate that proposed system is to be an alternative for conventional COF test systems since it can fast and accurately detect variety of faults from fine pattern COF test process.

• Electronics and Telecommunications Trends
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• 제10권1호통권35호
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• pp.47-57
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• 1995

최근 전자 및 통신기기에는 시스템의 소형화, 고기능 및 고신뢰도를 실현하기 위하여 하나의 기판위에 여러개의 chip을 장착하는 다중칩 패키지 기술이 사용되고 있다. 그러나 이로 인하여 기판 면적당 칩수의 증가로 power dissipation이 증가하게 되었으며, 이러한 power의 증가는 온도를 상승시켜서 시스템의 신뢰도를 저하시키는 원인이 되고 있기 때문에 이에 대한 열 해석이 요구되어진다. 따라서 본 고에서는 다중칩 패키지의 열 성능을 위하여 전도성이 좋은 세라믹 기판의 과도 온도 특성을 해석하고자, 전기적 유사 회로를 이용하여 thermal via가 없는 경우와 있는 경우에 대하여 열전달 특성을 고찰하였다. 그 결과 themal via에 의한 기판의 열전달 향상으로 다중칩 패키지의 동작 온도가 낮아짐을 알 수 있었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• 제47권1호
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• pp.86-93
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• 2010

A system-on-chip (SoC) includes more functions and requires rapidly increased data bandwidth as the development of semiconductor process technology and SoC design methodology. As a result, the data bandwidth of on-chip-networks in SoCs becomes a key factor of the system performance, and the research on the on-chip-network is performed actively. Either AXI or OCP is considered to a substitute of the AHB which has been the most popular on-chip-network. However, they have much increased number of signal wires, which make it difficult to design the interface logic and the network hardware. The compatibility of the protocols with other protocols is not so good. In this paper, we propose a new interface protocol for on-chip-networks to improve the problems mentioned above. The proposed protocol uses less number of signal wires than that of the AHB and considers the compatibility with other interface protocols such as the AXI. According the analysis results, the performance of the proposed protocol per wire is much better than that of the AXI although the absolute performance is slightly inferior.

• Journal of the Korea Institute of Information and Communication Engineering
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• 제14권3호
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• pp.754-766
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• 2010

In the wireless communication protocols, a network device is responsible for the operation of lower-layers. The network device consists of hardware and software modules, so it can be designed using system-on-chip simulator. The simulator design needs the support of a network simulator as well as system-on-chip simulator, because the network device interact with various higher layer communication protocols. Therefore the co-simulator can become a development environment of the network device through the combining of them. In this paper we propose a co-simulator combining these two simulators. The proposed co-simulator does not degrade performance due to integrations. Also, it is easy to integrate them because the implementation of the kernel is independent.

• Proceedings of the Korean Information Science Society Conference
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• 한국정보과학회 2008년도 한국컴퓨터종합학술대회논문집 Vol.35 No.1 (B)
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• pp.405-410
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• 2008

성능 / 에너지를 강조하는 현재의 멀티코어 추세에서 임베디드 시스템에 사용되는 대부분의 프로세서들은 단일 프로세서와 메모리를 버스 형태로 연결하여 구현하였다. 하지만 칩 내부의 프로세서 코어 수가 증가 하게 되면, 기존 버스 형태의 구조는 제한된 대역폭으로 인하여 확장성이 제약된다. 본 논문에서는 멀티코어 프로세서에서 사용 가능한 기존 연결 망 구조들을 분석하고, 기존 계층적 링 구조에서의 지연 시간 문제를 극복하여 성능을 개선할 수 있는 새로운 이중 광역 계층 링 구조를 제안한다.

• Journal of KIISE:Computer Systems and Theory
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• 제32권2호
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• pp.55-67
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• 2005

Separation between computation and communication in system design allows the system designer to explore the communication architecture independently of component selection and mapping. In this paper we present an iterative two-step exploration methodology for bus-based on-chip communication architecture and memory allocation, assuming that memory traces from the processing elements are given from the mapping stage. The proposed method uses a static performance estimation technique to reduce the large design space drastically and quickly, and applies a trace-driven simulation technique to the reduced set of design candidates for accurate Performance estimation. Since local memory traffics as well as shared memory traffics are involved in bus contention, memory allocation is considered as an important axis of the design space in our technique. The viability and efficiency of the proposed methodology arc validated by two real -life examples, 4-channel digital video recorder (DVR) and an equalizer for OFDM DVB-T receiver.