• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2011년도 한국컴퓨터종합학술대회논문집 Vol.38 No.1(D)
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• pp.24-27
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• 2011

최근 스마트 폰 등 모바일 기기의 폭발적인 성장에 의해 내장 프로세서인 ARM 프로세서 기반 기기들이 활발히 개발되어 사용되고 있다. 이에 따라 상대적으로 저성능, 저 전력화에 치중하였던 내장 프로세서도 고성능화를 위한 고속 동작 및 멀티코어 프로세서를 개발하여 사용하게 되었으며, 메모리 동작 속도 역시 빠르게 발전하고 있다. 특히 모바일 기기 등에 사용 되는 저전력 메모리인 LPDDR2 소자 등의 개발에 따라 빠른 동작 속도를 가지도록 개발되고 있다. 그러나 시스템 온 칩(SoC, System on Chip) 형태로 제작되는 ARM 프로세서 기반의 SoC는 다양한 하드웨어 가속기 등을 함께 내장하고 있고, 저 전력화를 위한 버스 구조 등에 의하여 온 칩 버스의 속도 향상이 고성능 범용 시스템에 비하여 낮은 수준이다. 본 연구에서는 이러한 점을 고려하여, 프로세서 코어와 메모리 소자의 동작 속도 향상에 의하여 얻을 수 있는 성능 향상과, 상대적으로 낮은 버스 동작 속도에 의하여 저하되는 성능의 정도를 분석하고 이를 극복하기 위한 방안을 검토하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.931-934
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• 2009

본 논문은 $24{\mu}m$ 이하의 미세 폭 및 $30{\mu}m$ 이하의 피치와 같이 미세 패턴을 가진 칩 온 필름(chip-on-film, COF)에 발생한 결함들을 자동으로 검출할 수 있는 시스템을 제안한다. 개발된 검출시스템은 미세 패턴의 COF에서 발생한 개방 (open), 단락 (hard short), mouse bite 및 near short (soft short)과 같은 다양한 결함들을 자동으로 빠르게 검출할 수 있는 기술이 적용되어 있다. 본 논문에서 제안하는 결함 검사 기술의 기본 원리는 미세 패턴내의 결함으로 인해 발생한 저항의 미세 변화를 고주파 공진기 (resonator)를 이용하여 측정 주파수에서 증폭시키고 증폭된 결함 신호와 결함이 없는 경우의 신호와의 전압차를 읽어서 0이 아니면 결함이 있음을 판단한다. 제안된 시스템은 미세 패턴 COF 검사 과정에서 결함들을 신속히 측정할 수 있으므로 불필요한 COF 복사를 위해 소요되는 경비를 줄일 수 있으리라 기대한다.

• 정보과학회지
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• 제32권5호
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• pp.34-41
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• 2014

• 한국정보과학회논문지:시스템및이론
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• 제35권11호
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• pp.527-539
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• 2008

본 논문은 큐잉 이론을 이용한 멀티 프로세서 시스템-온-칩(MPSoC)의 버스 매트릭스 기반 통신 구조에 대한 성능 예측 기법을 제안한다. 버스 매트릭스 기반 통신 구조는 다양한 설계 인자를 가지고 있어 이에 대한 성능 최적화는 방대한 설계 공간의 탐색을 필요로 하지만, 현재 널리 사용되고 있는 시뮬레이션에 기반한 방법은 많은 시간을 요하기 때문에 점점 짧아지고 있는 시장 적기 출하(time-to-market) 제약 조건을 만족하기 어렵다. 이러한 문제를 해결하기 위하여 본 논문에서는 시뮬레이션보다 훨씬 빠르면서 정확하게 성능을 예측할 수 있는 기법을 개발하였다. 제안한 성능 분석 기법은 고성능의 버스 매트릭스를 위해 사용되는 버스 프로토콜인 multiple outstanding transaction을 고려한다. 또한 지수 분포(exponential distribution)를 이용하여 비현실적으로 메모리 시스템을 모델하였던 기존의 연구들과 달리 실제적인 메모리 시스템 모델을 위하여 일반 분포(general distribution)를 이용하였다. 제안한 성능 예측 기법의 정확도 및 효율성을 검증하기 위하여 무작위로 생성된 버스 트랜잭션들과 4-채널 DVR 예제에 적용하였을 때, 사이클 단위의 정확도를 갖는 시뮬레이션과 비교하여 $10^5$배 이상 빠르면서 평균 94% 이상의 정확도를 갖는 것으로 분석되었다.

• 한국정보통신학회논문지
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• 제16권2호
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• pp.313-318
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• 2012

본 논문에서는 $30{\mu}m$ 이하의 초 미세 피치를 가진 칩 온 필름(chip-on-film, COF)에서 자주 발생하는 결함을 자동으로 검출할 수 있는 시스템을 제안한다. 개발된 시스템은 초 미세 패턴의 개방 및 단락 결함 뿐만아니라 소프트 개방 및 소프트 단락을 신속히 검출할 수 있는 회로 및 기술이 적용되어 있다. 결함 검출의 기본 원리는 결함 전의 패턴 저항값과 결함 후의 패턴 저항값 차에 의해 발생하는 미세 차동 전압을 읽어서 결함 유무를 판단한다. 또한 미세전압 차를 증폭시켜 결함 유무를 쉽게 판단할 수 있도록 고주파 공진기를 이용한다. 제안된 시스템은 초미세 패턴 COF 검사 과정에서 발생하는 다양한 결함을 신속하고 정확히 검출할 수 있으므로 기존의 COF 검사 시스템의 대안이 될 것으로 기대한다.

• 전자통신동향분석
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• 제10권1호통권35호
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• pp.47-57
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• 1995

최근 전자 및 통신기기에는 시스템의 소형화, 고기능 및 고신뢰도를 실현하기 위하여 하나의 기판위에 여러개의 chip을 장착하는 다중칩 패키지 기술이 사용되고 있다. 그러나 이로 인하여 기판 면적당 칩수의 증가로 power dissipation이 증가하게 되었으며, 이러한 power의 증가는 온도를 상승시켜서 시스템의 신뢰도를 저하시키는 원인이 되고 있기 때문에 이에 대한 열 해석이 요구되어진다. 따라서 본 고에서는 다중칩 패키지의 열 성능을 위하여 전도성이 좋은 세라믹 기판의 과도 온도 특성을 해석하고자, 전기적 유사 회로를 이용하여 thermal via가 없는 경우와 있는 경우에 대하여 열전달 특성을 고찰하였다. 그 결과 themal via에 의한 기판의 열전달 향상으로 다중칩 패키지의 동작 온도가 낮아짐을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.86-93
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• 2010

반도체 공정 및 설계 기술의 발전에 따라 SoC에 보다 많은 기능이 포함되고 데이터 전송량 또한 급격히 증가하고 있다. 이에 따라 SoC 내부의 온 칩 네트워크에서 데이터 전송 속도가 전체 시스템의 성능에 큰 영향을 미치게 되어 이와 관련된 연구가 활발하게 진행되고 있다. 기존의 AHB를 대체하기 위한 온 칩 네트워크 프로토콜로 AXI와 OCP가 대표적으로 거론되고 있으나 전송 성능을 증가시키기 위해 신호선의 수가 크게 증가하여 인터페이스와 네트워크 하드웨어 설계가 매우 어렵고 기존에 널리 사용되던 AHB와 다른 프로토콜과의 호환성도 좋지 않다. 본 논문에서는 이를 개선하기 위한 새로운 온 칩 네트워크 프로토콜을 제안한다. 제안된 프로토콜은 신호선의 수를 기존의 AHB보다 줄이고 AXI 등 다른 프로토콜과의 호환성도 고려하였다. 성능 분석결과 AXI보다는 조금 떨어지는 성능을 보여주고 있으나 8-버스트 이상의 전송에서는 큰 차이가 없고 신호선 수대비 성능에서는 월등히 우수함을 확인하였다.

• 한국정보통신학회논문지
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• 제14권3호
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• pp.754-766
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• 2010

무선 통신 프로토콜에서 하위 계층을 담당하는 부분은 네트워크 디바이스이다. 네트워크 디바이스는 하드웨어/소프트웨어로 구성되기 때문에 시스템-온-칩 시뮬레이터를 이용하여 설계할 수 있다. 하지만 네트워크 디바이스는 다양한 상위 계층 통신 프로토콜과 상호 동작하기 때문에 시스템-온-칩 시뮬레이터뿐 아니라 네트워크 시뮬레이터의 지원이 필요하다. 그러므로 이 두개의 시뮬레이터를 결합하면, 이러한 요구를 만족하는 네트워크 디바이스의 개 발 환경이 될 수 있다. 본 논문에서는 이러한 환경을 제공하는 통합 시뮬레이터를 제안한다. 제안하는 통합 시뮬레이터는, 통합으로 인한 성능 저하가 발생하지 않는다. 또한, 각 시뮬레이터의 커널 구현에 독립적이므로 통합이 용이하다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2008년도 한국컴퓨터종합학술대회논문집 Vol.35 No.1 (B)
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• pp.405-410
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• 2008

성능 / 에너지를 강조하는 현재의 멀티코어 추세에서 임베디드 시스템에 사용되는 대부분의 프로세서들은 단일 프로세서와 메모리를 버스 형태로 연결하여 구현하였다. 하지만 칩 내부의 프로세서 코어 수가 증가 하게 되면, 기존 버스 형태의 구조는 제한된 대역폭으로 인하여 확장성이 제약된다. 본 논문에서는 멀티코어 프로세서에서 사용 가능한 기존 연결 망 구조들을 분석하고, 기존 계층적 링 구조에서의 지연 시간 문제를 극복하여 성능을 개선할 수 있는 새로운 이중 광역 계층 링 구조를 제안한다.

• 한국정보과학회논문지:시스템및이론
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• 제32권2호
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• pp.55-67
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• 2005

시스템 수준 설계에서 계산 부분과 통신 부분의 분리는 프로세서의 선택이나 기능 블록의 프로세서에 대한 할당 결과에 관계없이 설계자로 하여금 독립적인 통신 구조의 설계 공간 탐색을 가능하게 해준다. 본 논문은 버스 기반의 온 칩 통신 구조와 메모리 할당의 최적화를 위한 2단계 설계 공간 탐색 방법을 제안한다. 제안된 설계 공간 탐색 방법은 정적 성능 예측 방법을 사용하여 통신 구조에 대한 방대한 설계 공간을 빠르고 효과적으로 줄인다. 이렇게 축소된 통신 구조들의 설계 공간에 대해서는 정확한 성능 예측을 위하여 프로세서들의 메모리 트레이스론 이용한 트레이스 기반 시뮬레이션을 적용한다. 프로세서들의 동시적인 접근에 의한 버스의 충돌은 프로세서간 공유 메모리뿐 아니라 프로세서의 로컬 메모리에서도 기인하므로 메모리 할당 또한 중요하게 다루어져야 하는 부분이다. 제안된 설계 공간 탐색 방법의 효율성은 4-채널 DVR과 OFDM DVB-T용 수신기 내부의 이퀄라이저 부분을 이용하여 검증하였다.