• Proceedings of the Korean Information Science Society Conference
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• 2003.04c
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• pp.648-650
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• 2003

시장조사나 소비자 행태 등을 조사하기 위해 많은 설문들이 이루어진다. 최근에는 컴퓨터를 이용하여 독립적인 설문 소프트웨어를 이용하거나 웹 상에서 직접 설문에 응답하는 등 다양한 방식의 설문조사 시스템이 개발되었다. 설문 조사는 복잡한 절차와 많을 시간, 많은 일손을 필요로 한다. 이러한 설문 시스템에서 다루어지는 복잡한 시스템 체계를 효율적으로 처리하고, 데이터의 저장이나 추출 방법 둥에 대해 많은 연구가 필요하다. 본 논문에서는 설문 시스템의 데이터의 양이 증가하고, 형태가 복잡해짐에 따라 이를 효율적으로 처리하기 위한 XML을 이용한 신뢰성 있는 실시간 설문조사 시스템 체계를 설계 구현한다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10b
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• pp.13-15
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• 2001

진화 하드웨어(Evolvable Hardware: EHW)는 환경에 적응하여 스스로 하드웨어 구성을 변경할 수 있는 하드웨어로서 최근에 많은 관심과 함께 연구가 이뤄지고 있다. 하지만, 하드웨어의 복잡도가 증가할수록 진화를 위해 탐색해야 하는 해공간의 크기가 기하급수적으로 증가하기 때문에 아직까지 복잡한 하드웨어에 대해서는 좋은 활용방안을 찾지 못하고 있다. 이 논문에서는 이런 복잡한 하드웨어를 모듈별로 나눠서 진화시키는 방법을 제시하여 좀더 효율적인 진화의 가능성을 보인다. 기존에 주로 사용되던 회로 진화 디자인과 이를 모듈별로 나눠서 진화하는 방식을 실험을 통해 비교하고, 효과적으로 진화시간을 단축할 수 있음을 보인다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.6
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• pp.436-445
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• 2001

In this paper, we introduce modulo ( 2$^n$-1) parallel-processing residue multipliers, using Op Amp circuits, and their technological application to designing binary multipliers. The limit of multiplying speed in computational processing is a serious harrier in the advances of VLSI technology. To solve this problem, we implement a class of modulo ( 2$^n$-1) parallel multipliers having superior time complexity to O( log$_2$( log$_2$( log$_2$$^n$))) by applying Op Amp circuits, while investigating their technological application to binary multipliers. Since they have excellent time & area complexity compared with previous parallel multipliers, and are applicable to designing binary multipliers of the same efficiency, such parallel multipliers possess high academic value. Indexing Terms Modular Multipliers. Binary Multipliers. Parallel Processing, Operational Amplifiers, Mersenne Numbers.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2005.11a
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• pp.185-188
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• 2005

DTV-to-DMB 비디오 변환을 위해서는 기본적으로 MPEG-2 MP@HL의 HDTV/SDTV급 영상을 MPEG-4 AVC BP@1.3의 QCIF/QVGA/WDF/CIF급 영상으로 변환하는 과정이 필요하다. 본 논문에서는 DTV-to-DMB 비디오 변환을 위해 DTV의 고해상도 영상을 DMB의 저해상도 영상으로 축소하는 방식을 제안하고 있다. DTV-to-DMB 비디오 변환은 실시간 변환이 고려되어야 하며, 실시간 변환을 위해서는 축소 방식의 시간 복잡도가 고려 되어야 한다. 일반적으로 낮은 시간 복잡도를 갖는 영상 축소 방식으로는 대상 영상의 하나의 픽셀을 참조 영상 내 대응하는 픽셀들 중 한 픽셀을 선택하여 결정하는 방식(Just Get A Pixel)이 있으며, 참조 영상의 대응하는 픽셀들의 평균값을 선택하는 방식 (Average Shrink)과 중간값을 선택하는 방식 (Median Shrink)이 있다. 한편, DTV 영상은 인터레이스 방식을사용하며 DMB의 프로그레시브 방식 영상으로 변환 처리 과정에서, 움직임이 큰 영상에 대해 사물의 윤곽선이 계단 모양으로 보이는 재그 에지 (Jagged Edge) 현상이 나타난다. 본 논문에서는 대상 영상의 한 픽셀을 참조 영상의 대응하는 픽셀들 중 중간 위치의 몇 개 픽셀들과 주변 인접 픽셀들을 선출하여 그것들의 평균값 (Average)을 구하여 결정하는 Center Average 축소 방식을 제안한다. 제안된 방식은 기본적인 축소 방식을 기반으로 하여 낮은 시간 복잡도를 갖으며, 재그 에지 (Jagged Edge) 현상을 줄여 준다.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.49 no.7
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• pp.48-55
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• 2012

Because of increasing complexity in maximum-likelihood (ML) decoding of four of higher antenna scenario, Partial Interference Cancellation (PIC) group decoding could be the perfect solution to reduce the decoding complexity occurs in ML decoding. In this paper, we separate the symbols the users in the layered basis and find the equivalent channel matrix. Based on the equivalent channel matrix we provide the grouping scheme. In our paper, we construct a block wise transmission technique which will achieve the desired code rate and reduce the complexity and provide less transmission time. Finally we show the different grouping performance.

• Proceedings of the Korean Information Science Society Conference
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• 2006.06b
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• pp.232-234
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• 2006

본 논문에서는 마르코프 결정 문제 (Markov decision problem)의 풀이 효율을 잴 수 있는 척도를 알아보기 위해 복잡계 네트워크 (complex network) 의 관점에서 MDP를 하나의 그래프로 나타내고, 그 그래프의 위상학적 성질들을 여러 네트워크 척도 (network measurements)들을 이용하여 측정하고 그 MDP의 풀이 효율과의 관계를 분석하였다. 실세계의 여러 문제들이 MDP로 표현될 수 있고, 모델이 알려진 경우에는 평가치 반복(value iteration)이나 모델이 알려지지 않은 경우에도 강화 학습(reinforcement learning) 알고리즘등을 사용하여 풀 수 있으나, 이들 알고리즘들은 시간 복잡도가 높아 크기가 큰 실세계 문제에 적용하기 쉽지 않다. 이 문제를 해결하기 위해 제안된 것이 MDP를 계층적으로 분할하거나, 여러 단계를 묶어서 수행하는 등의 시간적 추상화(temporal abstraction) 방법들이다. 시간적 추상화를 도입할 경우 MDP가 보다 효율적으로 풀리는 꼴로 바뀐다는 사실에 착안하여, MDP의 풀이 효율을 네트워크 척도를 이용하여 측정할 수 있는 여러 위상학적 성질들을 기반으로 분석하였다. 다양한 구조와 파라미터를 가진 MDP들을 사용해 네트워크 척도들과 MDP의 풀이 효율간의 관계를 분석해 본 결과, 네트워크 척도들 중 평균 측지 거리 (mean geodesic distance) 가 그 MDP의 풀이 효율을 결정하는 가장 중요한 기준이라는 사실을 알 수 있었다.

• Journal of Broadcast Engineering
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• v.26 no.2
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• pp.208-220
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• 2021

This paper evaluates the performance of multilayer VVC and SHVC. Multilayer VVC supports a multi-layer coding and many coding technologies have been added and extended compared to SHVC. For this reason, it is necessary to evaluate the multi-layer coding performance of VVC and the coding performance for inter-layer reference prediction. Multilayer VVC provides significant BD-rate improvement of AI 24.4%, RA 29.4%, LDB 29.4%, LDP 32.6% on average when compared to SHVC, so that it is shown that VVC can provide scalability more efficiently. On the other hand, the complexity of the encoding time increases by an average of 14 times and decoding time by an average of 1.8 times, which requires efforts to reduce the complexity.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2018.06a
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• pp.96-99
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• 2018

최근 초고화질 영상뿐만 아니라 360 비디오 콘텐츠의 보급이 확산되고 있다. 이미 대중적으로 보급된 스마트폰을 통해 누구나 쉽게 이 360 비디오 콘텐츠를 접할 수 있는데, 스마트폰의 성능은 제한적일 수 밖에 없다. 따라서 본 논문은 모바일 VR 에서 360 비디오 병렬처리를 수행할 때 보다 적합한 최적화 방법 2 가지를 소개한다. 이를 위해 전력 소모를 줄이는 장점으로 인해 모바일 디바이스에 많이 사용되는 비대칭 멀티코어의 특징을 활용한다. 두 방법 모두 공통적으로 각 코어의 성능비와 할당되는 작업량을 비례하게 하여 디코딩 작업의 시간을 줄이는 방법들이다. 첫 번째 방법은 영상을 타일로 분할할 때 각 코어의 성능비와 비례하게 분할하는 방법이다. 해당 기법을 적용하기 위해서, 비디오 크기별 연산 복잡도 분석 모델을 활용하여 사용한다. 제안하는 기법을 사용한 실험 결과, 평균적으로 약 25%의 디코딩 시간 개선을 보였다. 두 번째 방법은 타일로 분할된 영상의 각 복잡도 정도를 PU 의 양으로 추정하여, 각 코어의 성능비와 비례하게 코어에 할당하는 방법이다. 해당 기법을 사용하기 위해서, PU 의 양과 연산 복잡도 정도의 상관관계를 회귀분석하여 이를 이용한다. 제안하는 기법을 사용한 실험 결과, 약 9~16%의 디코딩 시간 개선을 보였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.35 no.4C
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• pp.337-342
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• 2010

In this paper, a new architecture for digit-parallel/bit-serial GF($2^m$) multiplier with low complexity is proposed. The proposed multiplier operates in polynomial basis of GF($2^m$) and produces multiplication results at a rate of one per D clock cycles, where D is the selected digit size. The digit-parallel/bit-serial multiplier is faster than bit-serial ones but with lower area complexity than bit-parallel ones. The most significant feature of the digit-parallel/bit-serial architecture is that a trade-off between hardware complexity and delay time can be achieved. But the traditional digit-parallel/bit-serial multiplier needs extra hardware for high speed. In this paper a new low complexity efficient digit-parallel/bit-serial multiplier is presented.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.19 no.2
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• pp.39-48
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• 2009

In this paper we improve previous related-key rectangle attacks on AES from 9 rounds to 10 rounds: Our attacks break the first 10 rounds of 12-round AES-192 with 256 related keys, a data complexity of $2^{124}$ and a time complexity of $2^{183}$, and also break the first 10 rounds of 12-round AES-192 with 64 related keys, a data complexity of $2^{122}$ and a time complexity of $2^{183.6}$, Our attacks are the best knoown attacks on AES-192.