• Title/Summary/Keyword: 스큐 보정

Search Result 3, Processing Time 0.022 seconds

Realtime Clock Skew Estimator for Time Synchronization in Wireless Sensor Networks of WUSB and WBAN (무선 센서네트워크에서의 시각동기를 위한 실시간 클럭 스큐 추정)

  • Hur, Kyeong
    • Journal of Korea Multimedia Society
    • /
    • v.15 no.11
    • /
    • pp.1391-1398
    • /
    • 2012
  • Time synchronization is crucial in wireless sensor networks such as Wireless USB and WBAN for diverse purposes from the MAC to the application layer. This paper proposes online clock skew estimators to achieve energy-efficient time synchronization for wireless sensor networks. By using recursive least squares estimators, we not only reduce the amount of data which should be stored locally in a table at each sensor node, but also allow offset and skew compensations to be processed simultaneously. Our skew estimators can be easily integrated with traditional offset compensation schemes. The results of simulation and experiment show that the accuracy of time synchronization can be greatly improved through our skew compensation algorithm.

Recursive Clock Skew Estimators for Time Synchronization in Wireless Sensor Networks (무선 센서네트워크에서의 시각동기를 위한 재귀적 클럭 스큐 추정 방법)

  • Kim, Dongjin;Maeng, Seyeong;Bang, Jongdae;Lee, Yeonwoo;Jung, Min-a;Lee, Seong Ro
    • Annual Conference of KIPS
    • /
    • 2012.04a
    • /
    • pp.1035-1037
    • /
    • 2012
  • 무선 센서네트워크에서의 시각동기는 MAC 계층에서부터 APP 계층에 이르기까지 거의 모든 계층에서 다양한 목적을 위해 매우 중요한 기술이다. 본 논문에서는 무선 센서네트워크에서의 에너지 효율적인 시각동기를 위한 실시간 클럭 스큐 추정 방법을 제시한다. 재귀적 최소제곱법을 통해 오프셋 보정 정보들을 얻을 때마다 클럭 스큐가 실시간적으로 추정 및 갱신되며, 아울러 스큐 추정을 위해 각 센서노드에 저장해야할 정보를 최소화한다. 제안한 클럭 스큐 추정 방법은 기존의 클럭 오프셋 보정 방법과 쉽게 통합될 수 있으며, 이 경우 보다 정확하고 효율적인 시각동기화가 가능해진다. 시뮬레이션 및 실험 결과를 통해 제안한 클럭 스큐 추정 방법을 통한 시각동기 정확도의 향상을 보인다.

Chip Implementation of 830-Mb/s/pin Transceiver for LPDDR2 Memory Controller (LPDDR2 메모리 컨트롤러를 위한 830-Mb/s/pin 송수신기 칩 구현)

  • Jong-Hyeok, Lee;Chang-Min, Song;Young-Chan, Jang
    • Journal of IKEEE
    • /
    • v.26 no.4
    • /
    • pp.659-670
    • /
    • 2022
  • An 830-Mb/s/pin transceiver for a controller supporting ×32 LPDDR2 memory is designed. The transmitter consists of eight unit circuits has an impedance in the range of 34Ω ∽ 240Ω, and its impedance is controlled by an impedance correction circuit. The transmitted DQS signal has a phase shifted by 90° compared to the DQ signals. In the receive operation, the read time calibration is performed by per-pin skew calibration and clock-domain crossing within a byte. The implemented transceiver for the LPDDR2 memory controller is designed by using a 55-nm process using a 1.2V supply voltage and has a maximum signal transmission rate of 830 Mb/s/pin. The area and power consumption of each lane are 0.664 mm2 and 22.3 mW, respectively.