• Proceedings of the KAIS Fall Conference
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• 2006.05a
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• pp.339-343
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• 2006

전기발광소자는 바이폴라소자로서 전자와 정공의 주입, 이동 및 재결합에 의하여 발광한다. 소자에 사용되는 발광층의 대표 물질인 $Alq_3$를 한층(single layer)만 사용하고 정공의 주입을 도와주기위하여 폴리테트라플로로에틸렌(테플론)층을 얇게 증착하여 두께 변화에 따른 소자의 전기적 발광 특성을 측정하였다. 테플론은 좋은 부도체 폴리머로서 정공 터널링 전류가 두께 2 nm에서 가장 크게 증가하였으며 효율도 최대에 이르렀다. 주사전자현미경을 이용하여 실리콘 기판에 증착시킨 테플론 박막의 조직을 조사한 결과 두꺼워 질수록 라멜라(섬유조직)가 발달함을 알 수 있었다. 전자 주입을 도와주는 터널링층으로서 알루미늄산화막을 $Alq_3$ 위에 3 ${\AA}$ 증착한 결과 전류와 효율이 더 증가하였다.

• Journal of the Korean Institute of Telematics and Electronics
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• v.22 no.3
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• pp.68-76
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• 1985

A charge-coupled device (CCD) area image sensor has been demonstrated with an experi-mental 16$\times$16 prototype. The prototype is a vertical frame transfer charge.coupled imager using two-phase gate electrode structures. In this device, ion-implanted barriers are used for two -phase CCD, and NMOS process has been adopted. The total imaging setup consisting of optical lens, clock generators, clock drivels, staircase signal generators, and oscilloscope is easily achieved with the aid of PROM . English alphabets are displayed on the oscilloscope screen using the total imaging set-up. We measure charge transfer inefficiency and dark current for the fabricated devices.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2007.06a
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• pp.556-558
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• 2007

We used an elcosanoic acid material and the material was very famous as an thin film bio and insulating material. Eicosanoic acid monolayer was deposited by Langmuir-Blodgett (LB) technique and a subphase was a $CdCl_2$ solution as a $2\times10^{-4}mol/l$. Also, we used a bottom electrode as an $Al/Al_2O_3$ and a top electrode as a Al. When the positive and negative bias applied to the molecular device, the behavior shows that a tunnel switching characteristics. This results were analyzed regarding various mechanisms.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.301.1-301.1
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• 2014

모바일 전자기기 시장의 큰 증가세로 인해 플래시 메모리 소자에 대한 수요가 급격히 증가하고 있다. 특히, 저 전력 및 고집적 대용량 플래시 메모리의 필요성이 커짐에 따라 플래시 메모리 소자의 비례축소에 대한 연구가 활발히 진행되고 있다. 하지만 10 nm 이하의 게이트 크기를 가지는 플래시 메모리 소자에서 각 셀 간의 간섭에 의한 성능저하가 심각한 문제가 되고 있다. 본 연구에서는 10 nm 이하의 낸드 플래시 메모리 소자에서 인접한 셀 간의 간섭으로 인해 발생하는 전기적 특성의 성능 저하를 관찰하고 메커니즘을 분석하였다. 4개의 소자가 배열된 낸드플래시 메모리의 전기적 특성을 3차원 TCAD 시뮬레이션을 툴을 이용하여 계산하였다. 인접 셀의 프로그램 상태에 따른 측정 셀의 읽기 동작과 쓰기 동작시의 전류-전압 특성을 게이트 크기가 10 nm 부터 30 nm까지 비교하여 동작 메커니즘을 분석하였다. 게이트의 크기가 감소함에 따라 플로팅 게이트에 주입되는 전하의 양은 감소하는데 반해 프로그램 전후의 문턱전압 차는 커진다. 플래시 메모리의 게이트 크기가 줄어듦에 따라 플로팅 게이트의 공핍영역이 차지하는 비율이 커지면서 프로그램 동작 시 주입되는 전하의 양이 급격히 줄어든다. 게이트의 크기가 작아짐에 따라 인접 셀 과의 거리가 좁아지게 되고 이에 따라 프로그램 된 셀의 플로팅 게이트의 전하가 측정 셀의 플로팅 게이트의 공핍영역을 증가시켜 프로그램 특성을 나쁘게 한다. 이 연구 결과는 10 nm 이하의 낸드 플래시 메모리 소자에서 인접한 셀 간의 간섭으로 인해 발생하는 전기적 특성의 성능 저하와 동작 메커니즘을 이해하고 인접 셀의 간섭을 최소로 하는 소자 제작에 많은 도움이 될 것이다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.253-253
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• 2010

Silicon-oxide-nitride-oxide-silicon (SONOS) 구조를 가지는 플래쉬 메모리 소자는 기존의 플래쉬 메모리 소자에 비해 쓰고 지우는 속도가 빠르고, 데이터의 저장 기간이 길며, 쓰고 지우는 동작에 의한 전계 스트레스에 잘 견뎌내는 장점을 가지고 있다. 그러나 SONOS 형태의 플래쉬 메모리 소자에 대한 전기적 특성에 대한 연구는 많이 진행되었으나, SONOS 형태의 플래쉬 메모리에서 소자의 셀 사이즈가 감소함에 따라 발생하는 인접한 셀 간의 간섭 현상에 대한 연구는 상당히 미흡하다. 본 연구에서는 SONOS 형태의 플래쉬 메모리에서 소자의 셀 사이즈가 작아짐에 따라 발생하는 인접한 셀 간의 간섭 현상에 대해 조사하였다. SONOS 형태의 플래쉬 메모리소자의 터널링 산화막, 질화막과 블로킹 산화막의 두께를 결정하였고, 각 셀의 크기가 감소함에 따라 발생하는 소자의 전기적 특성을 3차원 시뮬레이션 툴인 Sentaurus를 사용하여 계산하였다. 병렬 캐패시턴스에 의해 셀들 사이에 발생하는 커플링 효과를 확인하기 위해 선택한 셀의 문턱 전압이 주변 셀들의 프로그램 상태에 의해 받게되는 영향을 관찰하였다. 본 연구에서는 셀 사이에 간섭 방지층을 삽입함으로 인접 셀 간 발생하는 간섭현상의 크기를 크게 줄일 수 있음을 시뮬레이션 결과를 통하여 확인하였다. 이때 간섭 방지층의 깊이에 따라 감소하는 문턱전압의 변화량을 계산하였고, 방지층을 충분히 깊게 제작함으로 셀 간 간섭 현상을 막을 수 있음을 확인 하였다.

• Journal of IKEEE
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• v.14 no.3
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• pp.199-204
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• 2010

In this paper, we proposed trench field ring for breakdown voltage of power devices. The proposed trench field ring was improved 10% efficiency comparing with conventional field ring. we analyzed five parameters of trench field ring for design of trench field ring and carried out 2-D devices simulation and process simulations. That is, we analyzed number of field ring, juction depth, distance of field rings, trench width, doping profield. The proposed trench field ring was better to more 1000V.

• Proceeding of EDISON Challenge
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• 2016.03a
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• pp.299-304
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• 2016

2차원 반도체 소재의 경우 물질종류마다 내포하고 있는 고유결함에 의해서 Fermi-Level Pinning 이 발생하여 이로 인한 Schottky Barrier transistor로 동작을 하게 되며, 이는 접합부에 Carrier Injection 정도와 Schottky Barrier을 통과하는 Tunneling 정도에 의해서 소자의 특성이 결정 된다. 본 연구에서는 시뮬레이션을 통하여 2차원 반도체인 $MoS_2$소자를 설계하고, S/D Doping에 따라 접촉 저항 개선 효과와 소자의 동작특성이 어떠한 영향을 미치는지 연구하여 최대 $250cm^2/V{\cdot}sec$의 field effect mobility 의 결과를 얻었다. 또한 S/D doping 에 따라 각 저항 성분의 영향을 분석하였으며 면저항 및 접촉 저항 둘 다 doping 농도가 증가함에 따라 감소하는 결과를 나타내며, S/D doping의 영향은 접촉저항에서 더 크게 나타났다. 더불어 2차원 반도체의 Resistance network model 을 제안하여 subthreshold 영역에서는 $R_{ic}$, saturation 영역에서는 $R_{ish}$ 가 전체저항에서 주요한 변수로 전체저항식에 포함되어야 한다는 것을 시뮬레이션을 통해서 검증하였다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2011.05a
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• pp.36.1-36.1
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• 2011

1차원 양자 구속 효과로 인해 우수한 전하 전송 특성을 갖는 나노선을 차세대 전자소자에 응용하기 위한 일환으로, 실리콘 기판 상에 동일한 실리콘 나노선을 성장하고 이의 미세구조 특징을 분석하였다. 실리콘 나노선은 Au 시드층을 형성한 후 화학기상증착법을 이용한 VLS (vapor-liquid-solid) 공법으로 성장시켰으며, 시드층의 크기에 따른 나노선의 구조 특성을 이미지 프로세싱을 통해 통계분석하였다. 성장된 실리콘 나노선의 결정구조와 성분을 고해상도 투과전자현미경과 EDAX를 이용하여 분석하였으며, 성장 온도 조건에 따른 나노선의 morphology 특성도 실시하였다. 그 결과 Au 시드층의 성분이 나노선과 기판의 계면에서 상당 부분 잔류함과, 성장된 나노선에는 쌍정 결함(twin defect) 등의 결정구조 변화가 수반됨을 알 수 있었다. 또한 금속 시드층의 평균 입도와 성장 온도 및 소스 가스 유량 조절함으로써 실리콘 나노선의 직경과 길이를 최적화 할 수 있었다. 이를 통해 향후 공정 스케일 다운의 한계 상황에 도달하고 있는 반도체 트랜지스터 소자를 대체할 수 있는 나노선 반도체 소자에 대한 공정기술 개발과 이를 이용한 다양한 응용 분야도 동시에 제시할 수 있게 되었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.118-118
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• 2010

유리 기판 상에 system on panel (SOP) 구현을 위한 비휘발성 메모리 (NVM)를 제작하였다. 기존에 사용되던 charge storage layer인 SiNx 대신에 a-Si를 사용하여 전하 저장량 증가 및 전하유지 특성 향상시켰다. 그 결과 bandgap이 작아 band edge 저장 가능하였으며, SiNx 와 마찬가지로 a-Si 내 트랩에 저장되었다. $SiO_2$/a-Si와 a-Si/SiON 계면의 결함 사이트에 전하 저장되었으며, 또한 bandgap이 작아 트랩 또는 band edge에 위치한 전하들이 높은 bandgap을 가지는 blocking 또는 tunneling layer를 통하여 빠져 나오기 어려웠다. ONOn 구조의 두께와 동일한 OSOn 박막을 사용한 구조에서는 전하 저장 특성은 뛰어나나 기억유지 특성이 나빴다. 이에 대한 향상 방안으로는 Tunneling 박막의 두께를 증가시키는 것과 OSOSOn 적층 구조 소자를 만드는 방법이 있다. Tunneling 박막의 두께를 증가시킨 소자는 기억유지 특성 향상되는 특성을 보였으며 OSOSOn 적층 구조 소자는 전하저장 및 기억유지 특성 향상을 보였다. 특히, OSOSOn 구조의 경우 2개의 터널링 barrier를 사용함으로써 전하 저장 사이트의 증가에 기여하며, 기억 유지 특성도 좋아졌다. 본 연구에서 소자는 NVM이 아닌 MIS 구조로만 제작되었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.242.2-242.2
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• 2013

최근 산화물 반도체 박막 트랜지스터의 신뢰성(reliability) 평가에 대한 연구가 활발히 이루어지고 있다. 신뢰성 평가하는 한 방법으로 게이트에 바이어스를 지속적으로 인가하여 소자의 문턱 전압의 변화를 통해 안정성(stability)를 확인한다. 전압을 지속적으로 인가하게 되면 소자를 열화시켜 전기적 특성이 약화된다. 본 연구에선 ITZO 박막 트랜지스터의 신뢰성 평가를 위해 게이트 절연막($SiO_2$, $SiN_x$)에 따른 ITZO 소자를 제작 및 게이트 바이어스 스트레스 후 전기적 특성을 비교, 분석하였다. 제작된 소자의 게이트에 전압을 +15V로 7200초 동안 인가하였다. 스트레스 후 게이트 절연막이 $SiO_2$, $SiN_x$인 ITZO 산화물 박막 트랜지스터 모두 positive 방향으로 이동하였고, 그 결과 문턱 전압, 이동도, 아문턱 기울기의 변화가 발생하였다. $SiO_2$의 경우 아문턱 기울기의 변화가 거의 없이 문턱 전압의 변화만을 보였고, 이는 단순히 ITZO층과 게이트 절연막 계면에 전자가 포획되거나 혹은 게이트 절연막 내에 전자가 주입이 되었기 때문이다. 반면에 $SiN_x$의 경우 ITZO층과 게이트 절연막 계면에 추가적인 결함(defect)이 생성되었기 때문에 $SiO_2$보다 더 많은 전자를 포획하여 아문턱 기울기와 문턱 전압의 변화가 컸다.