• Proceedings of the Materials Research Society of Korea Conference
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• 2003.03a
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• pp.101-101
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• 2003

Al 박막의 화학증착(CVD)과 Al-Cu 합금박막의 물리증착(PVD)을 조합하는 CVD-PVD Al 공정은 수평방향의 배선과 수직방향의 via를 동시에 형성할 수 있으므로 공정단순화 및 생산원가절감 측면에서 장점이 있어서 DRAM 둥의 반도체 소자의 배선공정으로 매우 유망하다[1]. 본 연구에서는 CVD-PVD Al 공정을 이용하여 초고집적소자의 Al via와 Al 배선을 동시에 형성할 때 층간절연막의 영향을 조사하고 그 원인을 규명하였다. Al CVD를 위한 원료기체로는 dimethylaluminum hydride [($CH_3$)$_2$AlH]를 사용하였고 PVD는 38$0^{\circ}C$에서 실시하였다 층간절연막에 따른 CVD-PVD Al의 via hole 매립특성을 조사한 결과, high-density plasma(HDP) CVD oxide의 경우에는 via hole 매립특성이 우수하였으나, hydrogen silscsquioxane (HSQ)의 경우에는 매립특성이 우수하지 않아서 via 저항이 불균일 하였다. 이는 via 식각 후 wet cleaning 과정에서 HSQ에 흡수된 수분이 lamp를 이용한 degassing 공정에 의해서 완전히 제거되지 않아 CVD-PVD 공정 중에 탈착되어 Al reflow에 나쁜 영향을 미치기 때문으로 판단된다. CVD-PVD 공정 전에 40$0^{\circ}C$, $N_2$ 분위기에서 baking하여 HSQ 내의 수분을 충분히 제거함으로써 via 매립특성을 향상시킬 수 있었다. CVD-PVD Al 공정은 aspect ratio 10:1 이상의 via hole도 완벽하게 매립할 수 있었고 이에의해 제조된 Al 배선은 기존의 W plug 공정에 의해 제조된 배선에 비해 낮은 via 저항을 나타내었다.

• Proceedings of the Korean Society of Precision Engineering Conference
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• 2004.05a
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• pp.223-223
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• 2004

반도체 및 TFT LCD 제조 공정에서 핵심 공정인 Photo 공정은 PR(Photo Resist, 감광액) Coating -) Exposure(노광) -. Develop(현상)으로 이루어져 있다. 이중 Exposure 공정에 사용되는 장치가 노광장비이다. 노광장비는 Mask Aligner 라고도 불리는데, 그만큼 정렬기술이 노광장비에서는 중요하다. 반도체 및 TFT LCD 는 여러 충의 회로를 쌓아감으로써 층과 층간의 전기적 작용으로 생성되는 Tr.(Transistor) 또는 Diode 등의 수동소자를 집적하는 기술로 제조되는 것으로, 층과 층간의 전기적 작용이 설계한 바와 같이 이루어지기 위해선, 층과 층 사이의 정렬이 정확히 이루어져야 한다.(중략)

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2010.06a
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• pp.311-311
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• 2010

Aerosol deposition method(ADM)은 상온에서 에어로졸화 된 고상의 원료분말을 노즐을 통해 분사시켜 소결과정을 거치지 않고도 상온에서 고밀도 후막을 제조할 수 있는 공정이다. 이러한 Aerosol deposition method의 장점은 상온에서 고밀도 후막을 제조할 수 있고, 다양한 재료의 코팅이 가능하며, 코팅층의 조성 및 화학 양론비의 제어가 용이하다. 본 연구에서는 많은 장점을 가지고 있는 Aerosol deposition method를 이용하여 높은 유전상수, 압전계수, 초전계수를 갖는 $BaTiO_3$ 분말을 원료로 하여 압전소자, 커패시터, 고전압용 유전체 등에 응용이 가능한 유전체 형성에 관한 연구를 진행하였다. 또한 $BaTiO_3$ 같은 강유전체 세라믹을 이용하여 여러 가지 소자를 제조하는 경우 소자의 미세조직에 따라 물성이 영향을 받는 것으로 확인되어져 있다. 이에 본 연구에서는 세라믹 분말보다 상대적으로 탄성이 큰 polymer 분말 중 높은 유전율을 갖고 압전특성이 있는 Polyvinyl difluoride(PVDF)를 선정하여 $BaTiO_3$ 분말에 첨가하여 동시분사법을 사용해 복합체 후막을 성장시켰고, 또한 금속 분말을 첨가하여 동시분사법을 사용해 복합체 후막을 성장시켰다. 성장된 복합체 후막은 유전율과 유전손실 그리고 leakage current, breakdown voltage, 미세구조 분석 등 다양한 분석이 이루어 졌으며, embedded capacitor 유전체 층으로 응용 가능성을 가늠하였고, 상온에서 제조된 유전체 층의 응용을 위한 최적의 공정조건을 제시하고자 한다.

• Electrical & Electronic Materials
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• v.17 no.5
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• pp.3-12
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• 2004

지난 십년동안 정보산업의 지속적인 고속성장과 맞물려 단파장 광소자와 고출력, 고주파 전자소자의 성능에 대한 사양이 날로 높아 감에 따라 그 어느 때보다 소자 제조 공정에서 고품위 박막 성장이 중요한 위치를 차지하게 되었다. 자연스럽게 연구자들은 이러한 소자에 대한 높은 요구를 충족시키기 위해 기존 발광소재(GaN, 6H-SiC)를 근간으로 소자의 성능을 개선하려는 노력 뿐 아니라 기존 물질의 한계를 극복할 수 있는 새로운 발광소재에 대해 관심을 갖게 되었다.(중략)

• Prospectives of Industrial Chemistry
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• v.23 no.6
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• pp.25-36
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• 2020

용액공정을 통해 유기 전자소자를 대면적으로 제조하는 것은 다양한 장치 구성 요소(반도체, 절연체, 도체)의 패터닝 및 적층이 필요하기 때문에 매우 어려운 과제이다. 본 연구에서는 4개의 광 가교 기능기를 가지는 3차원 사면체 가교제인 (2,2-bis(((4-azido-2,3,5,6-tetrafluorobenzoyl)oxy)methyl)propane-1,3-diyl bis(4-azido-2,3,5,6-tetrafluorobenzoate) (4Bx)를 활용하여 용액공정을 기반으로 형성된 전자재료 박막을 고해상도로 패터닝 및 적층하는 기술을 개발하고, 이를 사용하여 고분자 박막 트랜지스터(PTFTs) 및 논리회로 어레이 제작을 진행하였다. 4Bx는 다양한 용액공정이 가능한 전자재료와 용매에 쉽게 혼합될 수 있으며, 자외선(UV)에 의해 가교제가 광 활성화되어 전자재료와 가교 결합을 형성할 수 있다. 4Bx는 기존의 2개의 광 가교 기능기를 갖는 가교제에 비해 높은 가교 효율로 인해 적은 양을 첨가하여도 완전하게 가교된 전자재료 박막을 형성할 수 있어 전자재료의 고유한 특성을 보존할 수 있다. 더욱이, 가교된 전자재료 박막은 화학적 내구성이 향상되어 고해상도 미세 패터닝을 할 수 있을 뿐만 아니라 용액공정을 통해 전자소자를 구성하는 전자재료의 적층이 가능하다. 4Bx의 광 가교 방법은 전용액공정을 통한 전자소자의 제작에 대한 혁신적인 방안을 제시한다.

• Proceedings of the KIEE Conference
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• 2002.07c
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• pp.1988-1990
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• 2002

마이크로 바이오칩용 미세 무게 감지 소자를 개발하기 위해 통상적인 MEMS 공정에 PZT sol solution을 함침하여 binder로서 적용하는 복합적인 스크린 인쇄 방법을 적용해 $800-850^{\circ}C}$의 비교적 저온에서 높은 소결밀도와 우수한 전기적인 특성을 가지는 PZT-0.12PCW 후막 구동형 캔틸레버 소자를 Pt/$TiO_2$/YSZ/$SiO_2$/Si 기판에 제조하였다. 제조된 PZT-0.12PCW 후막 구동형 캔틸레버 소자의 공진 주파수와 변위를 레이저 미소 변위 측정 시스템을 이용하여 공기 중 및 액체 중에서 측정함으로써 캔틸레버 크기에 따른 공진 특성 변화, 액체 내에서의 댐핑 효과 등을 분석할 수 있었다. 또한 Au를 증착하거나biotin-streptoavidin 반응을 통해 단백질을 고정화시켜 무게변화를 야기시킨 후 소자의 감도를 평가함으로써 PZT-0.12PCW 후막 구동형 캔틸레버를 우수한 성능의 바이오칩용 미세 무게 감지 소자로 응용할 수 있음을 알 수 있었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2007.06a
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• pp.507-509
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• 2007

본 연구는 기존의 방식으로 만든 비정질 실리콘 박막 트랜지스터의 제조공정에서 발생되는 결함에 대한 원인을 분석하고 해결함으로써 수율을 증대시키고 신뢰성을 개선하고자한다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 $n^+a-Si:H$ 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 $n^+a-Si:H$ 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 이렇게 제조한 박막 트랜지스터에서 생기는 문제는 주로 광식각공정시 PR의 잔존이나 세척 시 얇은 화학막이 표면에 남거나 생겨서 발생되며, 이는 소자를 파괴시키는 주된 원인이 된다. 그러므로 이를 개선하기 위하여 ashing 이나 세척공정을 보다 엄격하게 수행하였다. 이와 같이 공정에 보다 엄격한 기준의 세척과 여분의 처리공정을 가하여 수율을 확실히 개선 할 수 있었다.

• Proceedings of the Korea Air Pollution Research Association Conference
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• 2000.11a
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• pp.318-319
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• 2000

국내 반도체 산업의 비약적인 발전에 따라 국내 반도체 소자 산업은 제조에 있어서 이미 세계 최고 수준을 유지하고 있으며 생산량에 있어서도 세계 최고를 자랑하고 있다. 그러나 반도체의 Wafer 제조 공정에서 발생하는 폐 가스의 처리에 있어서는 아직까지 많은 연구가 이루어지지 않고 있으면 관심의 대상에서 외면당하고 있는 실정이다. 반도체 공정 중에 사용되고 있는 가스나, 공정 후 발생하는 가스들 대부분은 강력한 부식성이나 독성을 가지고 있을 뿐만 아니라 폭발성을 가지는 가스도 상당수 포함되어 있다. (중략)

• Proceedings of the Korean Institute of Industrial Safety Conference
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• 2003.05a
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• pp.167-172
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• 2003

액정판넬(LCD) 및 반도체 제조공정에 있어서 정전기 발생으로 인하여 미세한 먼지가 LCD 및 반도체 웨이퍼에 부착되거나, 정전기 방전에 의해 반도체소자 및 LCD 유리기판상의 패헌의 파괴를 야기하여 제품의 수율을 저하시키고 제조원가를 상승시키는 주요한 요인이 된다. 현재 이러한 제조공정에서 정전기를 위한 대책으로 코로나방전에 의한 이온바(Ion Bar) 및 이온브로어(Ion Blower)를 제전설비로 사용하고 있으나, 이 장치는 코로나 방전에 의한 이온을 발생시키고 이온화된 공기를 불어 내기 위하여 팬을 사용하여 공기를 대류 시킨다.(중략)

• Proceedings of the Materials Research Society of Korea Conference
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• 2009.05a
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• pp.20.1-20.1
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• 2009

반도체 소자 제조 공정 프로그램인 T-suprem4와 MEDICI를 이용하여 NMOS구조를 설계 하였다. MOS 소자 시뮬레이션을 통해 식각 공정에서 생기는 언더컷에 의한 전기적 특성을 I-V 곡선으로 비교하여 분석하였다. NMOS 구조는 반도체 소자 제조 공정 프로그램 T-suprem4를 이용하여 기본 소자 구조를 설계하였다. 실험의 변수로는 첫째, 소자 공정 중 폴리 실리콘의 언더컷 식각의 각도를 $70^{\circ}C$부터 $110^{\circ}C$까지 $10^{\circ}C$의 차이로 설계하였다. 또한, 언더컷에 의한 드레인-소스사이의 전류($I_{DS}$) 손실이 없는 유효한 각도를 확인하기 위해 $80^{\circ}C$부터 $100^{\circ}C$까지는 $2^{\circ}C$ 크기로 설계 하였다. 둘째, 게이트 크기를 축소하고 역시 언더컷 식각의 각도를 다양하게 설계하였다. 설계된 소자를 반도체 소자 특성 분석 프로그램 MEDICI를 이용하여 소자의 전기적 특성을 측정하였다. 우선 NMOS소자 게이트에 2V의 전압을 인가하였다. 그리고 드레인 부분에 전압을 인가하여 그에 따른 드레인의 전류를 측정 하였다. 드레인 전압은 0V 부터 변화시키며 인가하였다. 측정된 전류 값으로 I-V 곡선을 나타내었다. I-V 곡선의 분석을 통해 식각 후 언더컷의 각도가 $70^{\circ}C$, $80^{\circ}C$, $110^{\circ}C$ 일 때 $4\times10^{-8}A/{\mu}$의 전류가 흐르고, $90^{\circ}C$, $100^{\circ}C$ 일 때는 $1.8\times10^{-7}A/{\mu}$의 전류가 흐르는 것을 확인 하였다. $80^{\circ}C$에서 $100^{\circ}C$까지는 $2^{\circ}C$ 크기로 측정한 결과 $88^{\circ}C$에서 $100^{\circ}C$ 사이 일 때 $90^{\circ}C$ 각도의 경우와 같이 $1.8\times10^{-7}A/{\mu}$의 전류가 측정 되었다. 즉, 식각 중 수직 측벽 도에 언더컷이 $10^{\circ}C$이상 발생하면 $I_{DS}$ 전류 값이 약 22%로 감소하였다. 또한 일반적으로 $90^{\circ}C$의 수직측벽을 가지는 공정이 중요하다고만 생각 되었지만, 이번 연구를 통하여 식각 후 측벽의 각도가 $88^{\circ}C$에서 $92^{\circ}C$ 사이에 있을 때 $I_{DS}$ 값이 가장 최대가 되는 것을 확인 할 수 있었다.