• 대한공간정보학회지
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• 제15권2호통권40호
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• pp.43-49
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• 2007

본 연구는 퍼지개념을 적용한 GIS 공간분석법을 도입하고 이를 통해 쓰레기 매립장 입지 평가를 수행하였다. 기존 연구는 GIS의 공간 중첩 분석법을 적용하여 입지분석이나 적지선정 등을 수행하였으나 공간 중첩분석은 보통집합의 불린 논리를 바탕으로 공간자료를 처리하였기 때문에 공간자료의 불확실성과 자료분류 기준의 부적합성을 고려하여 분석할 수 없었다. 그러므로 신뢰할 수 있는 분석결과를 제시할 수 없어 실제 문제에서 적극 활용되지 못하였다. 본 연구는 쓰레기 매립장을 대상 시설로 선정하고 객관적인 접근법으로 퍼지 공간분석 법을 적용하였으며, 구체적인 적용과정으로서 연속형 공간자료에 대한 소속함수의 정의방법과 퍼지분석을 위한 퍼지입력값의 생성, 그리고 쓰레기 매립장 입지평가를 위한 분석인자의 선정기준 및 자료분류기준을 검토하여 이것으로부터 소속함수를 결정하는 매개변수를 추출하는 방법을 제시하였다.

• 한국지리정보학회지
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• 제4권1호
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• pp.34-46
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• 2001

GIS를 공간의사지원시스템(SDSS)으로 활용하는데 있어서 기존의 단순중첩에 의한 불린(Boolean) 분석기법은 정보의 과도한 손실과 요소간 가중치를 반영하지 못하는 문제점이 있었다. 이 연구의 목적은 토지정보시스템을 활용하면서 퍼지논리와 AHP기법을 활용하여 적지분석에 관한 사례연구를 하고자 하는 것이다. 포항시 테크노파크의 사례분석 결과에 의하면, 기존의 불린분석에 의한 적지 분석에서는 분석항목간의 가중치 차이가 반영되지 못하였고, 주거용도, 상업연구용도, 공원녹지용도의 적지로 8.0~16.1%의 지역을 분석해 내었다. 퍼지논리와 AHP분석을 병행한 경우에는 분석항목의 중요도에 따른 가중치가 적용되었고, 해당 지역의 적합도를 4등분하였을 때에 32.9~37.4%에 이르는 지역을 가장 적합한 지역으로 분석해 내었으며, 다음 차순의 지역에 관한 정보까지 제공받을 수 있었다. 이를 통해서 퍼지논리와 AHP분석을 활용한 방법이 객관적이면서 융통성있는 분석을 할 수 있는 방법임을 확인할 수 있었다.

• 한국컴퓨터정보학회논문지
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• 제10권3호
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• pp.11-18
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• 2005

본 논문에서는 시간제약 조건하에서 면적을 고려한 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 EDIF나 부울식의 불린 네트워크에서 궤환을 검출한 후 궤환이 있는 변수를 임시 입력 변수로 분리하여 DAG로 표현한 후 노드를 검색한 후 팬 아웃 프리 트리로 재구성한다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 결정하여 매핑 가능 클러스터를 구성한다. 콜랍싱(collapsing)을 통해 노드들을 병합하고, 주어진 소자의 CLB안에 빈 패킹(Bin packing)를 수행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 DDMAP에 비해 $62.6\%$의 논리블록의 수가 감소되었고, TEMPLA에 비해 $17.6\%$ 감소되었다.

• 대한전자공학회논문지SD
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• 제38권1호
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• pp.79-85
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• 2001

본 논문에서는 시간제약 조건하에서 면적을 고려한 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 EDIF나 부울식의 불린 네트워크에서 궤환을 검출한 후 궤환이 있는 변수를 임시 입력변수로 분리하여 조합논리회로로 구성한다. 구성된 회로는 DAG 형식으로 표현한다. DAG에서 각 노드를 검색한 후, 출력 에지의 수가 2이상인 노드는 분할하지 않고 노드만을 복제(replication)하여 팬 아웃 프리트리로 재구성한다. 이러한 구성 방법은 주어진 시간 조건 안에서 기존의 CPLD 기술 매핑 알고리즘으로 제안된 TEMPLA보다 적은 면적으로 회로를 구현하고, TMCPLD의 단점인 전체 수행 시간을 개선하기 위한 것이다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 결정한다. 각 노드가 가지고 있는 OR 텀수를 비용으로 하는 초기비용과 노드 병합 후 생성될 OR 텀수인 전체비용을 계산하여 CPLD를 구성하고 있는 CLB의 OR텀수보다 비용이 초과되지 않는 노드를 병합하여 매핑 가능한 클러스터를 구성한다. 매핑 가능 클러스터들 중에서 가장 짧은 다단의 수를 갖는 클러스터들을 선택하여 그래프 분할을 수행한다. 분할된 클러스터들은 콜랍싱(collapsing)을 통해 노드들을 병합하고, 주어진 소자의 CLB안에 있는 OR텀 개수에 맞게 빈 패킹(Bin packing)을 수행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 DDMAP에 비해 62.6%의 논리블록의 수가 감소되었고, TEMPLA에 비해 17.6% 감소되었다. TMCPLD와의 결과 비교는 조합논리 회로의 5개 회로만을 비교한 결과 4.7% 감소되었다. 이와같은 실험결과는 CPLD를 이용한 기술매핑에 상당한 효율성을 제공할 것으로 기대된다.