• Journal of Korea Multimedia Society
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• v.3 no.3
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• pp.309-319
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• 2000

The purpose of a parallel scheduling under a multiprocessor environment is to carry out the scheduling with the minimum synchronization overhead, and to perform load balance for a parallel application program. The processors calculate the chunk of iteration and are allocated to carry out the parallel iteration. At this time, it frequently accesses mutually exclusive global memory so that there are a lot of scheduling overhead and bottleneck imposed. And also, when the distribution of the parallel iteration in the allocated chunk to the processor is different, the different execution time of each chunk causes the load imbalance and badly affects the capability of the all scheduling. In the paper. we investigate the problems on the conventional algorithms in order to achieve the minimum scheduling overhead and load balance. we then present a new parallel loop scheduling algorithm, considering the locality of the data and processor affinity.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04a
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• pp.52-54
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• 2003

본 논문은 MPI 미들웨어에 기반하여 데이터베이스에 포함되어 웹에 의해 제공되는 정보들을 고속으로 검색할 수 있는 분산 병렬 검색 시스템을 구현한다. 지리적으로 산재한 막대한 양의 정보를 다루어야 히는 생물정보 분야 응용의 요구에 부합하기 위하여, LINUX를 탑재한 3 대의 PC로 구성된 클러스터를 구축하고 CGI 구동 프로그램, 마스터와 슬레이브로 구성된 MPI 프로세스를 구현하였으며 메시지 큐. MPI 프리미티브. HTTP 1.1 프로토콜에 의해 서로 통신한다. 마스터는 CGI의 요청에 따라 슬레이브에게 명령을 내려 동시에 해당 웹 페이지에 대한 검색을 수행하며 이를 통합하여 CGI에게 전달한다. 마스터는 다수의 CGI 요청들을 직렬화할 뿐 아니라 슬레이브들과의 동기화에 의해 최종적인 검색 결과를 수행한다. 본 논문에서 구현된 클러스터는 특정 어댑터의 추가 구현에 의해 새로운 데이터베이스에 대한 검색 기능을 추가할 수 있으며 동일한 운영체제와 미들웨어를 갖는 노드를 추가함으로써 협력 검색에 있어서 보다 많은 컴퓨터를 참여시킬 수 있다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.28 no.6C
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• pp.594-601
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• 2003

High-speed WLAN(Wireless Local Area Network) systems operating in 5GHz band use OFDM transmission technique. OFDM technique transmits data in parallel and has many advantage compared with the serial transmission system-for example, robustness to time variance of channel. OFDM technique use the orthogonal multicarriers. The ICI(InterChannel Interference) caused by the orthogonality destruction between subcarriers. hamper the BER performance. In this paper, we propose the synchronization techniques for high-speed WLAN system designed to support user data rates up to 54Mbps at 5GHz. The proposed synchronization techniques are the reduced complexity structure having the similar performance compared with the conventional synchronization techniques.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.68-70
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• 2000

다중스레드 모델은 데이터플로우 모델의 내부적인 병렬성, 비동기적 자료 가용성과 폰 노이만 모델의 실행 지역성을 결합하여 병렬처리 시스템의 성능을 향상 시켰다. 이 모델은 프로그램의 실행을 위하여 컴파일러에 의해 생성된 스레드를 수행하며, 스레드의 생성 방법에 따라 자원 활용 빈도나 동기화 빈도와 같은 스레드의 질이 결정 되는 특징이 있다. 하지만 다중스레드 모델은 실행 모델이 특정 플랫폼에 제한되는 단점을 가지고 있다. 이에 반해 자바는 플랫폼에 독립적인 특징을 가지고 있어 다중스레드 모델의 스레드 코드를 실행 단위인 자바 언어로 변환하면 다중스레드 모델의 특징을 여러 플랫폼에서 수정 없이 사용할 수 있게 된다. 자바는 원시 언어를 중간 언어 형태의 바이트 코드로 변환하여 각 아키텍처에 맞게 설계된 자바 가상 머신이 설치된 시스템에서 자바 언어를 수행한다. 이러한 자바 언어의 바이트 코드는 번역기의 중간 언어와 같은 역할을 수행하고, 자바 가상 머신은 번역기의 후위부와 같은 역할을 한다. 본 논문은 다중스레드 코드가 플랫폼에 독립적인 특성을 갖출 수 있도록 다중스레드 코드를 자바 가상 머신에서 실행 가능하도록 한다. 즉, 다중스레드 모델의 스레드 코드를 자바 바이트 코드로 변환하는 번역기를 설계, 구현하고, 자바 가상 머신의 실행을 분석한다.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.40 no.2
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• pp.56-63
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• 2003

We investigate some implementation factors that affect the performance of multi-rate parallel interference cancellers (PICs) for the international mobile telecommunications-2000 (IMT-2000) 3rd-generation partnership project (3GPP) system. We consider the simple multi-rate PIC [1,2] that can remove effectively multiple access interference (MAI) through block-based detection and sample-based cancellation in asynchronous user environments. The PIC structure has significantly lower complexity as compared with that of the existing scheme, especially as the number of users increases. We analyze the effects of timing error, oversampling rate, unsynchronized users and/or outer-cell interference, and the number of Quantization bits on the PIE performance through extensive computer simulations. The models for such factors and the optimum parameters are drawn. Finally, we evaluate the receiver complexities of the PIC receivers employing using the advanced removal scheme.

• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.484-485
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• 2014

최근 산업계에 적용되는 인버터의 경우 그 용량이 수MVA에서 수십MVA에 이르기까지 그 시스템이 점차 고압 대용화 되어가는 추세이다. 단일 인버터로 용량을 확대하기 위해서는 적용 가능한 Power소자의 한계가 있을 뿐 아니라 제품개발 기간과 제품라인업의 효율성을 증대하기 위해 기존의 인버터를 이용한 병렬운전 방법이 보다 효과적일 수 있다. 고압인버터의 병렬 운전을 위해서는 두 단위 인버터의 출력전압이 그 크기와 위상이 동일해야 하고 그에 따라 동일한 출력전류가 병렬 리액터를 거쳐 모터로 유입되어야 한다. 본 논문에서는 실제 6600V 5MVA 인버터 2Set를 병렬 시스템으로 구성하였으며 인버터 출력전압 동기 알고리즘을 구현하고 그 타당성을 시험을 통해 검증하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2014.04a
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• pp.858-860
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• 2014

최근 영상처리 기법과 하드웨어의 발달로 의학 분야에서는 질병의 진단에 다양한 영상 시스템을 활용하고 있다. 특히 OCT 기술은 인체조직의 고해상도 이미지 획득과 혈류속도 측정을 동시에 할 수 있어 의료분야에 다양하게 적용이 가능하여 많은 관심을 받고 있다. 이에 더욱더 선명한 OCT 영상을 획득하기 위해 다양한 알고리즘과 필터를 사용함에 따라 빠른 프로세스 처리가 요구되고 있는 실정이다. 본 논문에서는 듀얼 코어 이상급의 CPU 를 탑재한 시스템에서 데이터 처리 모듈과 렌더링 모듈을 트리플 버퍼를 통해 비동기식으로 멀티스레드화 하였고, GPU 기반의 병렬처리를 통한 데이터 처리를 하여 속도를 향상시켰다. 이에 광학 카메라 촬영 시 선명한 실시간 OCT 영상을 확인할 수 있었다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2009.11a
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• pp.59-62
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• 2009

본 논문에서는 UHDTV(Ultra HDTV)를 위한 MPEG-2 TS(Transport Stream)의 다중화 기법 및 다중화 SW 툴의 설계 및 구현에 대해서 기술한다. 대용량의 UHD 비디오를 처리하기 위해서는 당분간 병렬처리에 기반한 코덱 구현이 불가피하며 이로 인해 다수의 비디오 비트스트림 간의 동기화 및 다중화가 요구된다. 본 논문에서는 4K(또는 8K) 해상도의 UHD 비디오가 4개의 화면으로 분할되어 각각 H.264/AVC로 부호화되고, 2 개의 5.1 채널의 오디오가 AC-3로 부호화되는 병렬처리 기반의 UHDTV의 TS 다중화를 고려한다. H.264/AVC를 전송하기 위한 MPEG-2 시스템(Systems) 확장 규격과 AC-3를 다중화하기 위한 ATSC 규격에 따라 PES 패킷화 및 TS 다중화 툴을 설계한다. 본 논문의 다중화 툴은 타이밍 모델을 만족하도록 T-STD(TS Systems Target Decoder)에 정의된 버퍼들의 상태를 모니터링 하면서 다중화 스케쥴링을 수행하고 한 TS 패킷의 전송 시간 단위로 H/W의 실시간 처리를 에뮬레이션(emulation) 한다. 또한 전체 다중화 구조에 있어서 재다중화(Re-multiplexing)의 포함 여부에 따른 장단점에 대해서 고찰한다. 상용 검증 툴 및 재생 툴을 통하여 구현한 TS 다중화 툴의 규격의 적합성 및 그 기능을 검증한다.

• Journal of the Institute of Electronics Engineers of Korea CI
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• v.48 no.1
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• pp.72-79
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• 2011

The importance of parallel programming seriously emerges ever since the modern microprocessor architecture has been shifted to the multi-core system. Transactional Memory has been proposed to address synchronization which is usually implemented by using locks. However, the lock based synchronization method reduces the parallelism and has the possibility of causing deadlock. In this paper, we propose an efficient method to utilize transactional memory for the situation which has high contention. The proposed idea is based on the theoretical analysis and it is verified with simulation results. The simulation environment has been implemented using HTM(Hardware Transactional Memory) systems. We also propose a model of the dining philosopher problem to discuss the efficient resource management using the transactional memory technique.

• The Transactions of the Korea Information Processing Society
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• v.4 no.11
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• pp.2903-2913
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• 1997

This paper describes the design and implementation of the ParaC language that supports parallel programming on the shared memory and distributed memory parallel machine. The ParaC language is designed for the effective use of system resources of scalable parallel systems. The goal is achieved by adding parallel and synchronization constructs for shared address spaces, and remote task constructs for distributed address spaces. This paper also shows the translation method, and we implement the translator and the run-time library for parallel execution of extended constructs.